[发明专利]低密度奇偶校验码LDPC编码处理方法及装置

权利要求书

1.一种低密度奇偶校验码LDPC编码处理方法，其特征在于，包括：

根据所述LDPC的母码矩阵的行数确定随机存储器RAM的个数；

依据每次输入的信息比特以及每次从所述母码矩阵每行所对应的RAM的RAM单元中读取的数据比特，依次针对所述母码矩阵中每行信息位的值，迭代写入每行所对应的RAM的RAM单元中；

直到每行中的最后一个信息位，输出所述每行所对应的RAM的RAM单元中存储的数据比特。

2.根据权利要求1所述的方法，其特征在于，依据每次输入的信息比特以及每次从所述母码矩阵每行所对应的RAM的RAM单元中读取的数据比特，依次针对所述母码矩阵中每行信息位的值，迭代写入每行所对应的RAM的RAM单元中包括：

根据所述母码矩阵中的每行信息位的第一个值获取每行对应的RAM的初始地址；

从每行对应的RAM的初始地址开始，将输入的信息比特与从每行对应的RAM的RAM单元中读取的数据比特进行运算后获取的运算结果写入所述每行对应的RAM的RAM单元中；

根据每行中的下一个值，重复初始地址的获取步骤，以及将下一次输入的信息比特与依据上一个值写入的数据比特进行运算之后获得的运算结果迭代写入所述每行对应的RAM的RAM单元中的步骤，直到每行中的最后一个信息位。

3.根据权利要求1或2所述的方法，其特征在于，还包括：

读取依据每行中最后一个信息位写入所述每行对应的RAM的RAM单元中的数据比特；

将所述每行对应的RAM的RAM单元中的数据比特进行求和运算之后的求和结果写入第二RAM中；

根据每行对应的RAM和/或所述第二RAM的RAM单元中的数据比特获取所述母码矩阵的校验位。

4.根据权利要求3所述的方法，其特征在于，根据每行对应的RAM和/或所述第二RAM的RAM单元中的数据比特获取所述母码矩阵的校验位包括：

确定进行校验位运算的一个或多个所述RAM；

从地址单元0开始依次读取确定的一个或多个所述RAM的RAM单元中的数据比特；

将在一个或多个所述RAM对应RAM单元中读取到的所述数据比特进行异或运算获取所述母码矩阵的校验位。

5.根据权利要求3所述的方法，其特征在于，还包括，依据所述母码矩阵的码率对所述母码矩阵中迭代操作的信息位的个数进行控制，其中，所述母码矩阵的码率为所述母码矩阵中信息位的个数与所述母码矩阵中校验位的个数的比值。

6.一种低密度奇偶校验码LDPC编码处理装置，其特征在于，包括：

第一确定模块，用于根据所述LDPC的母码矩阵的行数确定随机存储器RAM的个数；

写入模块，用于依据每次输入的信息比特以及每次从所述母码矩阵每行所对应的RAM的RAM单元中读取的数据比特，依次针对所述母码矩阵中每行信息位的值，迭代写入每行所对应的RAM的RAM单元中；

输出模块，用于直到每行中的最后一个信息位，输出所述每行所对应的RAM的RAM单元中存储的数据比特。

7.根据权利要求6所述的装置，其特征在于，所述写入模块包括：

第一获取模块，用于根据所述母码矩阵中的每行信息位的第一个值获取每行对应的RAM的初始地址；

第一写入模块，用于从每行对应的RAM的初始地址开始，将输入的信息比特与从每行对应的RAM的RAM单元中读取的数据比特进行运算后获取的运算结果写入所述每行对应的RAM的RAM单元中；

迭代写入模块，用于根据每行中的下一个值，重复初始地址的获取步骤，以及将下一次输入的信息比特与依据上一个值写入的数据比特进行运算之后获得的运算结果迭代写入所述每行对应的RAM的RAM单元中的步骤，直到每行中的最后一个信息位。

8.根据权利要求6或7所述的装置，其特征在于，还包括：

第一读取模块，用于读取依据每行中最后一个信息位写入所述每行对应的RAM的RAM单元中的数据比特；

第二写入模块，用于将所述每行对应的RAM的RAM单元中的数据比特进行求和运算之后的求和结果写入第二RAM中；

第二获取模块，用于根据每行对应的RAM和/或所述第二RAM的RAM单元中的数据比特获取所述母码矩阵的校验位。