[发明专利]半导体装置

权利要求书

1.一种半导体装置，具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位构成，

所述半导体装置具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第1总线；以及相对于多个所述基本单位共用地设置且进行写入数据和读出数据的传送的第2总线，

所述第1总线具备作为管线/寄存器发挥功能的至少一个第1缓冲电路，

所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路，

所述半导体装置具备：从所述第1总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第1控制电路；以及

在写入时，从所述第2总线上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路，

从所述第2总线向多个所述基本单位分别传送来的写入数据向多个所述基本单位分别写入，

在读出时，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路中，将所述到达的读出数据输出。

2.根据权利要求1所述的半导体装置，其中，

所述存储器阵列由第1至第N的基本单位构成（其中，N为2以上的规定的正整数），

所述第1总线在（N-1）对的相邻的所述基本单位之间具备（N-1）个所述第1缓冲电路，

所述第2总线在将与突发长度M×N（其中，M为1以上的规定的正整数）对应的M×N位数据进行串行输入输出的每一个数据端子具有并行的M根数据线，在（N-1）对的相邻的所述基本单位之间，具备（N-1）个所述第2缓冲电路，

所述第1控制电路按照朝向所述第1至第N的基本单位中的最远端的基本单位的地址/控制信号到朝向最近端的基本单位的地址/控制信号的顺序，依次在每个循环向所述第1总线送出，

在写入时，所述第2控制电路将从所述一个数据端子串行输入的M×N位数据，按照朝向所述第1至第N的基本单位中的最远端的基本单位的数据到朝向最近端的基本单位的数据的顺序，每M位地，依次并行地，在每个循环向所述第2总线的所述M根数据线送出，

从所述第2总线向所述第1至第N的基本单位分别传送的M位数据向所述第1至第N的基本单位的各自的M列写入，

在读出时，从所述第1至第N的基本单位的各自的M列读出的M位数据在所述第2总线中传送，按照从所述最近端的基本单位读出的M位数据到从所述最远端的基本单位读出的M位数据的顺序，依次到达所述第2控制电路，所述第2控制电路从所述数据端子串行地输出M×N位的数据。

3.根据权利要求1所述的半导体装置，其中，

所述第1总线在多对的相邻的所述基本单位的各对之间具备所述第1缓冲电路，

所述第2总线在多对的相邻的所述基本单位的各对之间具备所述第2缓冲电路，

多个所述第1缓冲电路和多个所述第2缓冲电路中的至少1对的所述第1缓冲电路和所述第2缓冲电路作为管线/寄存器发挥功能，其余的所述第1缓冲电路和所述第2缓冲电路的管线/寄存器功能进行无效化，能够对应于不同的多个突发长度。

4.根据权利要求3所述的半导体装置，其中，

所述存储器阵列由第1至第N基本单位构成（其中，N=2^K，K为2以上的规定的正整数，^为指数算子），

所述第1总线在（N-1）对的相邻的所述基本单位之间，具备（N-1）个第1缓冲电路，

所述第2总线在将与突发长度对应的个数K的位数据进行串行输入输出的每一个数据端子具有M根（其中，M为2以上的规定的正整数）数据线，在（N-1）对的相邻的所述基本单位之间具备（N-1）个第2缓冲电路，

在突发长度为M×N时，（N-1）个所述第1及第2缓冲电路作为管线/寄存器发挥功能，

在突发长度为M×（N/（2^L））（其中，L为1以上且K以下的规定的整数，^为指数算子）时，可以将相邻的2^（K-1）个基本单位汇总为1组，相邻的组间的所述第1缓冲电路及所述第2缓冲电路作为管线/寄存器发挥功能，其余的第1及第2缓冲电路的管线/寄存器功能被设定为无效。