[发明专利]深耗尽沟道场效应晶体管及其制备方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及深耗尽沟道场效应晶体管及其制备方法。

背景技术

场效应晶体管（FET）一直是用来制造专用集成电路芯片、静态随机存储器（SRAM）等产品的主导半导体技术。随着半导体器件的日趋小型化，FET短沟道效应愈发严重，而短沟道效应引起阈值电压增加，进而增加器件的功耗；再者，受短沟道效应的影响，任何轻微的掺杂杂质差异会引起FET的阈值电压（Vt）出现变异（variation），并且降低基于FET技术的SRAM的静态噪声容限（Static Noise Margin，SNM）。

为了解决上述现有技术中的问题，现有技术提出了降低器件功耗，解决FET阈值电压变异的深耗尽沟道（Deeply Depleted Channel，DDC）晶体管技术（Advanced channel Enginering Achieving Aggressive Reduction of VT Variation for Ultra-Low-Power Applications”，K.Fujita，Y.Torii，M.Hori，Fujitsu Semiconductor Ltd，IEDM 2011），其可在栅极施加电压后形成深耗尽沟道，以实现持续的CMOS微缩。

典型的DDC场效应晶体管结构如图1所示，包括半导体衬底1，设置于衬底1上的栅极结构G，设置于半导体衬底1内的源区S和漏区D；其中，衬底1内包括通过离子注入分别形成了浓度由低到高的穿通阻止区2、屏蔽区3和阈值电压调节区4；其中穿通阻止区2用于防止衬底到沟道的穿通（sub-channel punch-through）；屏蔽区3用于屏蔽电荷并设定耗尽层深度；阈值电压调节区4用于设定晶体管阈值电压，以达到预期的Vt值。此外，衬底1还包括一层通过外延生长的未掺杂或轻度掺杂区5，用于除沟道中的杂质以形成深耗尽沟道，以减小随机杂质波动（random doping fluctuation），避免Vt出现变异。

随着集成电路技术的发展，期望更高性能的器件以及节省生产成本的工艺，是以如何改进现有DDC场效应晶体管结构进一步提高性能并简化生产工艺成为了亟待解决的问题。

发明内容

本发明提供了一种深耗尽沟道场效应晶体管及其制备方法，以进一步提高DDC场效应晶体管的性能并节省成本。

本发明采用的技术手段如下：一种深耗尽沟道场效应晶体管的制备方法，包括：

提供半导体衬底，并在所述半导体衬底上依次沉积绝缘层及离子注入阻挡层；

刻蚀所述绝缘层及离子注入阻挡层以形成一暴露所述半导体衬底表面的凹槽；

在所述凹槽内外延生长第一半导体层，所述第一半导体层的厚度小于所述凹槽的深度；

在所述第一半导体层表面及离子注入阻挡层表面沉积刻蚀阻挡层，并执行化学机械研磨，以暴露所述离子注入阻挡层表面；

执行第一次离子注入，以对所述第一半导体层掺杂；

刻蚀去除所述离子注入阻挡层，对所述第一半导体层和所述第一半导体层两侧的半导体衬底执行第二次离子注入并退火，以在所述第一半导体层顶部形成一个轻掺杂漏区，在第一半导体层两侧的半导体衬底及第一半导体层中形成两个轻掺杂源区；

在所述第一半导体层侧壁外延生长未掺杂或轻微掺杂的第二半导体层；

在所述第二半导体层表面沉积氧化物形成氧化层；

沉积多晶硅层以覆盖所述绝缘层表面、氧化层表面及刻蚀阻挡层表面，并执行干法刻蚀，以暴露所述绝缘层、氧化层及刻蚀阻挡层表面，并以刻蚀后所述氧化层侧壁表面的剩余多晶硅层作为栅极；

刻蚀去除暴露的绝缘层、氧化层及刻蚀阻挡层，执行第三次离子注入以在所述半导体衬底形成两个包括所述轻掺杂源区的源区及在所述第一半导体层和第二半导体层顶部形成一个漏区，并以刻蚀剩余的所述绝缘层作为栅极与源区之间的绝缘层，以刻蚀后剩余的氧化层作为栅氧化层，以第一半导体层顶端漏区部分之下的所述第一半导体层作为阈值电压调节区，以所述第二半导体层顶端漏区部分之下的所述第二半导体层作为未掺杂或轻微掺杂区。

进一步，所述绝缘层、刻蚀阻挡层和氧化层的材料为氧化硅，所述离子注入阻挡层的材料为氮化硅，所述半导体衬底及第一、第二半导体层的材料为单晶硅。

本发明还提供了一种深耗尽沟道场效应晶体管，包括：

半导体衬底；

位于所述半导体衬底之上的第一半导体层；

位于所述半导体衬底之上、第一半导体层两侧的绝缘层；