[发明专利]一种串行接口快闪存储器的预处理指令译码方法和装置

说明书

技术领域

本申请涉及存储器技术领域，特别是涉及一种串行接口快闪存储器的预处理指令译码方法和装置。

背景技术

串行接口快闪存储器是一种应用广泛的数据存储器件。由于采用串行数据传输的方式，管脚数目非常少，仅有一个数据输入管脚、一个数据输出管脚及其他数个功能管脚。但是由于所有的读写等指令、地址和存储数据都是串行输入、输出，数据传输速率较慢成为串行接口快闪存储器最大的缺点。

串行接口快闪存储器采用外部系统输入的时钟信号来控制数据的传输和内部的操作，现有的串行接口快闪存储器在一个时钟周期内，只进行一次数据的输入或输出。由于某些特殊指令在输入结束之后，要求存储器能够尽快做出响应，在下一个时钟周期内将正确的数据输出。但在存储器内部，指令译码和控制等逻辑需要占用一定的时间，在一定程度上延误了正确数据的输出，成为实现高速串行接口快闪存储器的瓶颈。

发明内容

本申请所要解决的技术问题是提供一种串行接口快闪存储器的预处理指令译码方法和装置，以解决现有串行接口快闪存储器在执行某些特殊指令时，由于指令译码和控制等逻辑需要占用一定的时间，延误了正确数据输出的问题。

为了解决上述问题，本申请公开了一种串行接口快闪存储器的预处理指令译码方法和装置，包括：

在指令输入完成之前，如果输入的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；

在指令输入完成之后，如果输入的指令与所述指定指令的最后m位相同，则生成指令相同确认信号；其中，L＝n+m，L表示指令长度，n、m均为正整数；

将所述指令相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。

优选的，当m取值为1，n取值为L-m时，

如果输入的指令与指定指令的最后一位相同，则生成指令相同确认信号。

优选的，当m取值大于1，n取值为L-m时，

如果输入的指令与指定指令的最后多个位均相同，则生成指令相同确认信号。

优选的，所述内部信号是指定指令对应的内部信号。

本申请还公开了一种串行接口快闪存储器的预处理指令译码装置，包括：

指令和控制逻辑模块，用于在指令输入完成之前，如果输入的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；

指令预处理逻辑模块，用于在指令输入完成之后，如果输入的指令与所述指定指令的最后m位相同，则生成指令相同确认信号；其中，L＝n+m，L表示指令长度，n、m均为正整数；

所述指令预处理逻辑模块，还用于将所述指令相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。

优选的，当m取值为1，n取值为L-m时，

如果输入的指令与指定指令的最后一位相同，则所述指令预处理逻辑模块生成指令相同确认信号。

优选的，当m取值大于1，n取值为L-m时，

如果输入的指令与指定指令的最后多个位均相同，则所述指令预处理逻辑模块生成指令相同确认信号。

优选的，所述内部信号是指定指令对应的内部信号。

与现有技术相比，本申请包括以下优点：

本申请提出的一种串行接口快闪存储器的预处理指令译码方法和装置，在输入的指令前几位与特殊指令的前几位相同时，提前几个时钟周期生成预判信号和特殊指令对应的内部信号，在指令输入完毕之后，如果输入的指令与特殊指令完全相同，则生成指令相同确认信号与预判信号相与，得到内部信号的使能信号，将内部信号输出。本申请通过在特殊指令输入完毕之前，提前几个时钟周期准备特殊指令对应的内部信号，减少了传统的串行接口快闪存储器在特殊指令输入完毕之后，存储器内部的译码和控制所占用的准备内部信号的时间，提升了串行接口快闪存储器对特殊指令的反应速度。

附图说明

图1是本申请实施例一所述一种串行接口快闪存储器的预处理指令译码方法流程图；

图2是本申请实施例二所述一种串行接口快闪存储器的预处理指令译码方法示意图；

图3是本申请实施例三所述一种串行接口快闪存储器的预处理指令译码方法流程图；

图4是本申请实施例四所述一种串行接口快闪存储器的预处理指令译码装置结构图；

图5是本申请实施例五所述一种串行接口快闪存储器的预处理指令译码芯片接口示意图。

具体实施方式