[发明专利]围栏间隔的设计规则测试电路

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种版图设计中的围栏间隔的设计规则测试方法以及围栏间隔的设计规则测试电路。

背景技术

在半导体技术的版图（layout）设计中，一个几何图形（如接触孔contact或者通孔via）外边界到另一个图形（如多晶硅层poly或者金属层metal）内边界的长度被称作为enclosure，本文称作围栏间隔。图1为第一图形层和第二图形层形成的围栏结构的示意图，其中处于第一图形层A（如接触孔或者通孔）的外边界和第二图形层B（如多晶硅层或者金属层）的内边界之间的横线C的长度即为围栏间隔（enclosure）。

在版图设计的设计规则（Design Rule）中，对于接触孔（contact）外边界到多晶硅层（poly）内边界、接触孔外边界到金属层（metal）内边界、通孔（via）外边界到金属层内边界等，围栏间隔的精度是其中非常关键和基础的设计参数，围栏间隔的大小直接影响到所制成的集成电路的性能的优劣。

如图2所示，为45nm工艺节点下现有的一种接触孔外边界到多晶硅层内边界的围栏间隔的测试结构示意图。其中分别针对接触孔外边界到多晶硅层内边界的不同大小的围栏间隔，图2所示的实施例中，在版图3上共设计了12个矩阵1，每个矩阵1的内部结构均相同，但其中的围栏间隔的大小各不相同，从左至右各个矩阵1中的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm，各个矩阵1之间间隔连接焊垫（pad）2，并且围栏间隔0nm和围栏间隔60nm的矩阵1的外侧也均连接焊垫2，这样，每个矩阵1的两端均与焊垫2连接，这样共有13个焊垫2。图3为图2中围栏间隔10nm的矩阵1的放大图，矩阵1的多晶硅层（图2、图3中的虚线区域）11连接到矩阵以外一侧的焊垫2，矩阵1中的各个矩阵单元中的接触孔均通过导线12连接到矩阵以外另一侧的焊垫2。图4为图3所示矩阵中的一个矩阵单元的内部结构放大图，其中接触孔A1与多晶硅层11之间的围栏间隔为10nm。因为接触孔A1与多晶硅层11之间的围栏间隔的不同会导致漏电流的不同，因此便可以利用焊垫2测量导线-接触孔-多晶硅层的漏电流，通过对漏电流的比较，选择出最佳的围栏间隔，如漏电流最小的矩阵所对应的围栏间隔。

现有技术中，需要对各种围栏间隔（如接触孔外边界到多晶硅层内边界、接触孔外边界到金属层内边界、通孔外边界到金属层内边界等）进行多次设计以精确定义。这样便需要使用大量焊垫（如图2中使用13个焊垫），并且这些焊垫不能重复使用，比如再进行通孔到金属层围栏间隔的设计也需要类似图2中的版图设计结构，但是却因为焊垫的限制需要使用另一批测试焊垫。

发明内容

有鉴于此，本发明提供一种围栏间隔的设计规则测试电路，以减少焊垫的使用，节省版图空间，并简化检测过程。

本发明的技术方案是这样实现的：

一种围栏间隔的设计规则测试电路，包括：

一导电层；

设于所述导电层的多个通孔，所述多个通孔在所述导电层上呈纵列分布，且每个通孔与所述导电层的围栏间隔各不相等；

栅极与所述导电层电连接、漏极与电源输入端电连接、源极与电源输出端电连接的MOSFET；

分别与所述多个通孔电连接的多个导线层，所述多个导线层分别与多个控制端电连接。

进一步，所述导电层为应用于半导体器件的多晶硅层或者金属层。

进一步，所述通孔为12个，所述导线层为12个。

进一步，每个通孔与所述导电层的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm。

一种围栏间隔的设计规则测试电路，包括：

呈横排分布的多个导电层；

设于所述多个导电层的多个通孔，所述多个通孔呈阵列分布，所述阵列中位于同一纵列的所有通孔设于同一导电层，所述阵列中位于同一横排的所有通孔分别设于不同导电层，位于同一纵列的设于同一导电层的每个通孔与该同一导电层的围栏间隔各不相等，位于同一横排的分别设于不同导电层的每个通孔与其所处的导电层的围栏间隔均相等；