[发明专利]提高快闪存储器的页编程速度的方法

说明书

技术领域

本发明涉及快闪存储器领域，特别涉及一种提高快闪存储器的页编程速度的方法。

背景技术

众所周知，快闪存储器(flash memory)是一种非易失性存储器(Non-volatile memory)，其包括大量的存储单元。每一个存储单元包括能够保存电荷的浮动栅极场效应晶体管。

典型的快闪存储器通过改变浮动栅极中电子的数量来存储数据：将电子注入到一个存储单元的浮动栅极时，该存储单元的阈值电压增加，这时该存储单元处于已编程状态；而当将该存储单元的浮动栅极中俘获的电子去除后，该存储单元的阈值电压降低，这时该存储单元处于已擦除状态。

因此，如果在一个存储单元的浮动栅极中有电子，则该存储单元处于已编程状态，可被写入数据；如果在一个存储单元的浮动栅极中没有电子，则该存储单元处于已擦除状态。

如图1所示为快闪存储器的存储阵列示意图。快闪存储器至少包括存储阵列(array)、地址译码器(包括行译码器和列译码器)、灵敏放大器(sensitive amplifier,SA)、控制电路和缓冲/驱动电路。存储阵列中的每个存储单元(cell)都与其它存储单元在行和列上共享电学连接，其中水平方向的连线称为字线(word line,WL)，而垂直方向的数据流入和流出存储单元的连线称为位线(bit line,BL)。通过输入的地址可选择特定的字线和位线，字线和位线的交叉处就是被选中的存储单元，每一个存储单元都是按这种方法被唯一选中，然后再对其进行读写操作。有的存储器设计成多位数据如4位或8位等同时输入和输出，这样的话，就会同时有4个或8个存储单元按上述方法被选中进行读写操作。

在快闪存储器中，排成矩阵形式的存储单元阵列的周围是译码器和与外部信号的接口电路。存储单元阵列通常采用正方形或矩阵的形式，以减少整个芯片面积并有利于数据的存取。

以一个存储容量为4K位的SRAM为例，共需12条地址线来保证每一个存储单元都能被选中(2¹²=4096)。如果存储单元阵列被排列成只包含一列的长条形，则需要一个12/4K位的译码器，但如果排列成包含64行(2⁶=64)和64列(2⁶=64)的正方形，这时则只需一个6/64位的行译码器和一个6/64位的列译码器，行、列译码器可分别排列在存储单元阵列的两边，64行和64列共有4096个交叉点，每一个点就对应一个存储单元。因此，将存储单元排列成正方形比排列成一列的长条形要大大地减少整个芯片地面积。

存储单元排列成长条形除了形状奇异和面积大以外，还有一个缺点，那就是排在列的上部的存储单元与数据输入/输出端的连线就会变得很长，特别是对于容量比较大的存储器来说，情况就更为严重，而连线的延迟至少是与它的长度成线性关系，连线越长，线上的延迟就越大，所以就会导致读写速度的降低和不同存储单元连线延迟的不一致性。

对快闪存储器的页编程操作是区块操作，每次页编程操作都是某个区块一定数量的存储单元在同时进行，不会对每一个存储单元进行单独的页编程操作。

由于各个存储单元不可能完全相同，所以每次页编程操作完成之后，不一定能全部通过校验。

假定擦除状态对应于二进制1值，且需要将某个存储单元进行编程，以便将其设为1值，则因为在编程或编程校验前各存储单元一般都已经过擦除，故不需要对其进行编程了。

假定擦除状态对应于二进制1值，且需要将某个存储单元进行编程，以便将其设为0值，那么：

如果存储单元的原始状态对应于二进制0值，则经过校验后不需要对其进行编程了；

如果存储单元的原始状态对应于二进制1值，则经过校验后，进行区块编程或页编程时，一般直接将二进制1值改变成0值，而无需中间擦除过程。

已经编程成0值的存储单元，不经区块擦除或页擦除，不能改变为1值。

因此，综合以上分析，编程一般限于根据稍后要用于编程的01序列编程信息中的0值，将原本对应于二进制1值的存储单元改变为对应于二进制0值。

简而言之，编程即是写0，已经写0即已经编程的存储单元，不会再打开，不会再写。

现有的快闪存储器至少包括以下几个方面：

1.有一个快闪存储器存储一个页(page)的编程信息。