[发明专利]一种形成钨塞的方法

说明书

技术领域

本发明涉及半导体集成电路的制造领域，尤其涉及一种形成钨塞的方法。

背景技术

接触孔（Contact）作为半导体集成电路工业中非常重要的一环，在采用钨填充接触孔之后进行的化学机械研磨工艺，会直接对整个器件的阻容（RC）产生重大的影响。

随着器件尺寸越来越小，钨与介质层之间的阻挡层钛和氮化钛薄膜越来越薄，使得化学机械研磨工艺的控制越来越难，经常会发生研磨过度导致介质层厚度差异较大的情况，从而影响器件的稳定性，降低产品的良率。

而随着器件尺寸的缩小，在65nm及其以下的工艺中，接触孔（contact）基本上都需要使用非晶碳作为硬掩膜进行刻蚀，在刻蚀完成之后一般都会先将非晶硅去除，之后再进行后续工艺，而由于非晶碳硬度非常高，可以作为化学机械研磨工艺良好的停止层。

发明内容

本发明公开了一种形成钨塞的方法，其中，包括以下步骤： 

步骤S1：在一硅衬底的上表面上依次制备刻蚀停止层和层间介质层，沉积非晶碳层覆盖所述层间介质层的上表面，沉积介质抗反射层覆盖所述非晶碳层的上表面；

步骤S2：光刻、刻蚀所述介质抗反射层、非晶碳层、层间介质层和刻蚀阻挡层至所述硅衬底的上表面形成接触孔；其中，所述介质抗反射层被去除，暴露的非晶碳层被部分去除；

步骤S3：沉积阻挡层覆盖剩余非晶碳层的上表面和所述接触孔的底部及其侧壁后，继续填充钨充满接触孔；

步骤S4：采用化学机械研磨工艺去除部分钨至剩余非晶碳层的上表面后，去除所述剩余非晶碳层。

上述的形成钨塞的方法，其中，所述硅衬底为已经形成底层器件结构的硅片。

上述的形成钨塞的方法，其中，所述刻蚀停止层的厚度为200-500A。

上述的形成钨塞的方法，其中，所述刻蚀停止层的材质为氮化硅。

上述的形成钨塞的方法，其中，所述层间介质层的厚度为2000-8000A。

上述的形成钨塞的方法，其中，所述层间介质层包括高深宽比二氧化硅层和采用四乙基氧化硅制备的二氧化硅层，所述高深宽比二氧化硅层覆盖所述刻蚀停止层的上表面，所述采用四乙基氧化硅制备的二氧化硅层覆盖所述高深宽比二氧化硅层的上表面。

上述的形成钨塞的方法，其中，采用化学气相沉积工艺沉积所述非晶碳层和所述介质抗反射层。

上述的形成钨塞的方法，其中，所述光刻工艺中形成光阻，并以所述光阻研磨进行刻蚀工艺形成接触孔后，采用不含氧的氢气与氮气的混合气体去除剩余的光阻。

上述的形成钨塞的方法，其中，所述阻挡层的材质为钛和氮化钛。

上述的形成钨塞的方法，其中，采用含氧的等离子体去除所述剩余非晶碳层。

综上所述，由于采用了上述技术方案，本发明提出一种形成钨塞的方法，通过采用非晶碳层作为研磨的停止层，能很好的保护介质层在研磨工艺中的损伤，避免化学机械研磨工艺对器件阻容的影响，进而提高产品的良率。

附图说明

图1-7是本发明形成钨塞的方法流程结构结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

图1-7是本发明形成钨塞的方法流程结构结构示意图；如图1-7所示，一种形成钨塞的方法，包括以下步骤：

首先，在已形成底层器件结构的硅片1上生长厚度为200-500A的氮化硅刻蚀停止层2，然后采用高深宽比工艺（high aspect ratio process，简称HARP）工艺制备二氧化硅层31覆盖氮化硅刻蚀停止层2的上表面，再通过采用四乙基氧化硅（Tetraethoxysilane，简称TEOS）制备的二氧化硅层32覆盖二氧化硅层31的上表面，二氧化硅层31和二氧化硅层32共同构成厚度为2000-8000A的层间介质层3。

其次，采用化学气相沉积工艺（chemical vapor deposition，简称CVD）依次沉积非晶碳层（Advance Pattern Film，简称APF）4和介质抗反射层（stand for Dielectric anti reflectivity coating，简称DARC）5后，旋涂光刻胶覆盖介质抗反射层5的上表面，曝光、显影后去除光刻胶，形成接触孔光阻6；其中，非晶碳层4覆盖通过采用四乙基氧化硅制备的二氧化硅层32的上表面，介质抗反射层5覆盖非晶碳层4的上表面。