[发明专利]动态比较器

说明书

技术领域

本发明涉及一种比较器，尤其涉及一种动态比较器。

背景技术

比较器作为流水线A/D（模/数）转换器的重要构成单元，其性能对流水线A/D转换器有着重要的影响。随着流水线A/D转换器向高速高精度方向发展，对其内部子电路，特别是比较器的要求越来越高。在流水线A/D转换器的MDAC（乘法数模转换器）中，内部的多个比较器需要把该级输入模拟电压信号转化成后续电路所需的逻辑电平，再通过D/A（数/模）转换器将逻辑电平信号转换成模拟电压信号，最终进行减法运算得到余差。通常比较器的传输时延占用了MDAC模块中运放的建立时间，限制了整个流水线A/D转换器的速度。

现有的比较器结构包括：多级开环比较器、锁存比较器、动态比较器和预放大锁存比较器。其中，多级开环比较器由于受到带宽的限制，难以做到高速度，而锁存器结构虽然满足速度高，但踢回噪声比较大，从而难以做到高精度。所以一般的高速高精度比较器采用预放大锁存比较器结构，以满足速度和精度的要求。

现有技术中至少存在如下问题：一般预放大锁存比较器只关注减小锁存器的踢回噪声，而没有关注前置放大器的失调，这严重影响了比较器的精度，限制了CMOS比较器在高速高精度模数转换器中的应用。

发明内容

本发明的目的是提供一种动态比较器，在保证高速度的同时，可以有效减小失调电压。

为了达到上述目的，本发明提供了一种动态比较器，包括顺序连接的前置放大电路、动态锁存电路和输出级电路，其中，

所述的前置放大电路，包括依次连接的第一级放大单元和第二级放大单元；

所述第一级放大单元包括第一放大器、第一输入失调存储电容和第二输入失调存储电容；

所述第一输入失调存储电容、所述第二输入失调存储电容分别串联于所述第一放大器的正相输入端、反相输入端，以在失调消除阶段存储所述第一放大器的失调电压；

所述第二级放大单元包括第二放大器、第一输出失调存储电容和第二输出失调存储电容；

所述第一输出失调存储电容、所述第二输出失调存储电容分别串联于所述第二放大器的反相输出端、正相输出端，以在失调消除阶段存储所述第二放大器的失调电压；

所述动态锁存电路，用于放大所述前置放大电路的输出信号，并将放大后的信号转换为数字逻辑输出电平；

所述输出级电路，用于在锁存相位输出该数字逻辑输出电平，在复位相位输出逻辑零。

实施时，所述前置放大电路还包括源极跟随器，其与所述第二级放大单元的输出端连接。

实施时，所述前置放大电路为全差分结构。

实施时，所述动态锁存电路设置有以反相器首尾连接成的双稳态结构。

实施时，正参考电压通过依次串联的第一时钟开关和第一输入失调存储电容输入所述第一级放大单元的正相输入端；正输入电压通过依次串联的第二时钟开关和第一输入失调存储电容输入所述第一级放大单元的正相输入端；负参考电压通过依次串联的第三时钟开关和第二输入失调存储电容输入所述第一级放大单元的反相输入端；负输入电压通过依次串联的第四时钟开关和第二输入失调存储电容输入所述第一级放大单元的反相输入端；

所述第一级放大单元的正相输入端和反相输出端之间连接有第五时钟开关；所述第一级放大单元的反相输入端和正相输出端之间连接有第六时钟开关；所述第一级放大单元的反相输出端与所述第二级放大单元的正相输入端连接；所述第一级放大单元的正相输出端与所述第二级放大单元的反相输入端连接；

所述第二级放大单元的反相输出端通过第一输出失调存储电容连接至所述源极跟随器的正相输入端；所述第二级放大单元的正相输出端通过第二输出失调存储电容连接至所述源极跟随器的反相输入端；

所述源极跟随器的正相输入端和反相输入端之间连接有相互串联的第七时钟开关和第八时钟开关；所述源极跟随器的正相输出端、反相输出端分别通过第九时钟开关、第十时钟开关与所述动态锁存电路的输入端连接；

所述第一时钟开关、所述第三时钟开关、第五时钟开关、第六时钟开关、第七时钟开关和第八时钟开关都由第一时钟信号控制；

所述第二时钟开关、所述第四时钟开关、所述第九时钟开关和所述第十时钟开关都由第二时钟信号控制；

所述第一时钟信号和所述第二时钟信号反相。