[发明专利]瞬态电压抑制器及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种瞬态电压抑制器（Transient Voltage Suppressor，TVS）；本发明还涉及一种瞬态电压抑制器的制造方法。

背景技术

TVS是一种二极管形式的高效能保护器件。当TVS二极管的两极受到反向瞬态高能量冲击时，它能以10^-12秒量级的速度，将其两极间的高阻抗变为低阻抗，吸收高达数千瓦的浪涌功率，使两极间的电压箝位于一个预定值，有效地保护电子线路中的精密元器件，免受各种浪涌脉冲的损坏。TVS二极管有着非常广泛的应用范围,在各种电路、传输线路及电器设备中,都可提供浪涌电压保护。如家用电器；音、视频输入；电子仪器；仪表；精密设备；计算机系统；通讯设备；IC电路保护；交、直流电源；电机、继电器噪声的抑制等各个领域。

现有TVS的结构由三个二极管构成，分别是上二极管（Top Diode），下二极管（Down Diode）和位于上二极管正下方的埋入齐纳二极管（Buried Zener Diode）。为了实现快速的响应速度，上二极管和下二极管的结电容要非常的小。为了实现非常小的结电容，PN结的一边就必须实现非常淡的掺杂，以形成一种单边突变结的结构。现有TVS的制作工艺采用低阻P型的衬底，然后在衬底上生长掺杂非常淡的N型外延层。上二极管和下二极管是在N型外延层上制作形成；其中，N型外延层都用于形成单边突变结的掺杂浓度较低的一边。然而，现有上述工艺会产生如下问题：由于工艺工程中的热过程会导致P型衬底的杂质碰上扩，消耗了部分外延层，所以外延层必须增加额外的厚度。并且杂质硼的扩散是非常快的，因此外延层的额外厚度是比较厚的，该额外增加的厚度可以大于形成一个低的上二极管和下二极管的结电容所需的厚度。由于外延工艺是一种成本比较高的工艺，所以而外增加的厚度导致了工艺成本的增加。

发明内容

本发明所要解决的技术问题是提供一种瞬态电压抑制器，能减少形成器件所需的外延层的厚度，降低工艺成本。本发明还提供一种瞬态电压抑制器的制造方法。

为解决上述技术问题，本发明的瞬态电压抑制器包括：N型半导体衬底；形成于所述N型半导体衬底上的P型外延层；P+埋层，位于所述N型半导体衬底的表面并扩散到所述P型外延层的底部，所述P+埋层具有一定横向宽度，所述P+埋层和其底部区域的所述N型半导体衬底组成齐纳二极管；在所述P+埋层的正上方的所述P型外延层表面形成有一N+区，该N+区和其底部的所述P型外延层组成上二极管，所述P型外延层的掺杂浓度小于所述N+区的掺杂浓度并使所述上二极管为一种单边突变结的结构；在和所述上二极管相隔一横向距离的所述P型外延层表面形成有一P+区，该P+区和其底部的所述P型外延层以及所述P+区底部的所述N型半导体衬底组成下二极管，所述P+区用于将所述P型外延层引出，所述P型外延层的掺杂浓度小于所述N型半导体衬底的掺杂浓度并使所述下二极管为一种单边突变结的结构；在所述上二极管的周侧的所述P型外延层中形成有将所述上二极管环绕的P型隔离阱；在纵向上，所述P型隔离阱的从所述P型外延层的顶部一直延伸到所述P型外延层的底部，所述P型隔离阱的底部和所述P+埋层相交并用于将所述P+埋层引出；在所述下二极管的周侧的所述P型外延层中形成有将所述下二极管环绕的N型隔离阱；在纵向上，所述N型隔离阱的从所述P型外延层的顶部一直延伸到所述P型外延层的底部。

进一步的改进是，所述N型半导体衬底的电阻率0.0064欧姆·厘米～0.014欧姆·厘米。

进一步的改进是，所述P型外延层的掺杂杂质为硼，掺杂浓度为1e13cm^-3～1e14cm^-3。

为解决上述技术问题，本发明的瞬态电压抑制器的制造方法包括如下步骤：

步骤一、进行P型离子注入在N型半导体衬底的表面形成一P+埋层，所述P+埋层具有一定横向宽度，所述P+埋层和其底部区域的所述N型半导体衬底组成齐纳二极管。

步骤二、在所述N型半导体衬底上进行外延生长形成P型外延层。

步骤三、进行P型离子注入在所述P型外延层中形成P型隔离阱，所述P型隔离阱为一环绕式结构，所述P型隔离阱的环绕区域为上二极管区域；在纵向上，所述P型隔离阱的从所述P型外延层的顶部一直延伸到所述P型外延层的底部，所述P型隔离阱的底部和所述P+埋层相交并用于将所述P+埋层引出。