[发明专利]时钟用异步FIFO存储器无效
| 申请号： | 201210161477.9 | 申请日： | 2012-05-23 |
| 公开（公告）号： | CN102723108A | 公开（公告）日： | 2012-10-10 |
| 发明（设计）人： | 陈峰 | 申请（专利权）人： | 常州芯奇微电子科技有限公司 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413 |
| 代理公司： | 苏州广正知识产权代理有限公司 32234 | 代理人： | 刘述生 |
| 地址： | 213000 江苏省常州市钟楼区钟楼经济*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 时钟 异步 fifo 存储器 | ||
【权利要求书】：
1.一种时钟用异步FIFO存储器，其特征在于，包括：数据输入端、主放大电路、双端口存储单元、逻辑控制电路、读/写地址译码电路、读写控制存储电路和数据输出端，所述数据输入端、主放大电路、双端口存储单元和数据输出端依次连接，所述双端口存储单元分别与读/写地址译码电路和逻辑控制电路相连接，所述读写控制存储电路与读/写地址译码电路相连接。
2.根据权利要求1所述的时钟用异步FIFO存储器，其特征在于，所述逻辑控制电路包括至少两个多路选择器。
3.根据权利要求1所述的时钟用异步FIFO存储器，其特征在于，所述读/写地址译码电路包括读地址译码器和写地址译码器。
4.根据权利要求1所述的时钟用异步FIFO存储器，其特征在于，所述双端口存储单元为双端口随机静态存储器SRAM。
5.根据权利要求1所述的时钟用异步FIFO存储器，其特征在于，所述读写控制存储电路包括数据深度存储单元和数据控制单元。
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