[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件领域，特别是涉及一种改进外延边缘的半导体器件结构及其制造方法。

背景技术

当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。

为了进一步改进器件性能，人们将应力引入MOSFET沟道区，用来改善载流子的迁移率。例如在晶面为(100)的晶片上，沟道区晶向为<110>，在PMOS中沿着纵轴方向(沿源漏方向)的应力需要为压力，沿着横轴方向的应力需要为张力；而在NMOS中沿着纵轴方向的应力需要为张力，而沿着横轴方向的应力为压力。也即将沿着源(Source，简称S)-漏(Drain，简称D)方向的张力引入NMOS沟道；而将沿着S-D方向的压力引入PMOS沟道。常用的对PMOS沟道施加压应力的方法，是沿着S-D方向在源漏区上外延生长出SiGe应力层，由于SiGe晶格常数大于Si，故S/D的应力层会对于其之间的沟道区施加压应力，增大了空穴的迁移率从而增大了PMOS的驱动电流。同样，在源漏区上外延生长晶格常数小于Si的Si:C应力层可对NMOS沟道提供张力。

但是，由于SiGe是在Si上选择性外延生长的，不同的晶面具有不同的外延生长速度，例如在(111)晶面上SiGe外延生长最慢，因此在源漏应变工艺集成中外延SiGe具有较大的边缘效应。

附图1至6显示了现有技术的在源漏区上外延生长SiGe的剖面示意图。

首先，如图1所示，刻蚀形成浅沟槽。附图1A为器件的侧视剖面图，附图1B为器件的顶视图，以下若无特殊说明，某图A代表侧视剖面图而某图B代表其相应的顶视图。在衬底1上沉积垫氧化层或氮化硅层2，通过常规的掩模曝光刻蚀形成浅沟槽，其中，衬底晶面为(100)，沟道区晶向为<110>，垫氧化层或氮化硅层2通常为矩形，与有源区相对应，被浅沟槽包围。

其次，如图2所示，沉积形成浅沟槽隔离。在刻蚀形成的浅沟槽中填充氧化物，例如CVD沉积或热氧化法生成二氧化硅，随后通过例如化学机械抛光(CMP)的方法平坦化氧化物层直至露出衬底1，从而形成浅沟槽隔离STI 3。在填充氧化物之前，还可以在浅沟槽中沉积STI衬垫层(未示出)，其材质为氧化物或氮化硅，用作后续选择性外延生长SiGe或SiC的应力衬垫层。

再次，如图3所示，形成栅极堆叠结构。在衬底1上沉积栅介质层4，其材质可为氧化硅或高k材料的氧化铪等等；在栅介质层4上沉积栅电极层5，其材质为多晶硅或金属；掩模曝光刻蚀形成栅堆叠结构；在整个结构上沉积例如为氮化硅的绝缘隔离层并刻蚀，只在栅堆叠结构周围留下隔离侧墙6。

接着，如图4所示，光刻形成源漏凹槽，位于STI3内侧且位于隔离侧墙6两侧，对应于后续要形成的PMOS的源漏区域。

然后，如图5所示，外延生长SiGe应力层7。由于STI衬垫层材质与外延层7不同或不相近，不能作为外延层7的晶种层，也即外延生长的SiGe或SiC层与衬垫层以及STI3之间仍然存在晶格不匹配。而由于SiGe在(111)面上生长最慢，因此在STI3的边缘处也即与外延生长的SiGe的界面处会形成图5A所示的倾斜的侧面，该侧面为(111)面。该侧面形成的空隙会减小源漏区SiGe中的压应力，使得空穴迁移率降低，PMOS驱动能力变弱。图5C为图5结构沿垂直于源漏的BB’方向的剖面图，类似地，以下若无特别说明，某图C即为相应结构沿垂直于源漏的BB’方向的剖面图。

最后，如图6所示，在源漏区上形成硅化物。在外延生长的S iGe应力层7上沉积材质为Ni、Ti或Co的金属，退火以形成相应的金属硅化物，剥除未反应的金属，即在SiGe应力层7上留下接触层8。

由图6可见，SiGe的厚度在浅沟槽隔离STI边缘处要薄很多，因此源漏区中SiGe沿纵轴AA’方向以及横轴BB’方向的应力均降低了；而在边缘区域的硅化物的接触层8可能接触底部的硅区域，这很可能将增大结泄漏电流。与PMOS类似的，SiC在NMOS的STI边缘处也将变薄，从而降低了驱动能力。

有鉴于此，需要一种能有效提供应力以增强CMOS驱动能力且减小结泄漏电流的新型半导体器件及其制造方法。

发明内容

本发明的目的在于防止半导体器件应力层与浅沟槽隔离之间出现空隙而使得应力减小。