[发明专利]含硅掺杂氧化锆的电容介电层及其电容结构

说明书

技术领域

本发明涉及一种半导体器件，特别是涉及一种高介电常数、低漏电的电容介电层，其含有硅掺杂氧化锆，此外，本发明也揭示了使用所述电容介电层的电容结构。

背景技术

动态随机存取存储器(DRAM)等半导体器件的密度越来越高，使得存储单元的尺寸大幅减少，且操作电压也越来越低。过去，增加存储单元电容值的一种作法是增加电容介电层的介电常数。为了在越来越小的存储单元的单位面积中存入足够的电荷，目前已有采用高介电常数的金属氧化物作为电容介电层，例如，二氧化铪(HfO₂)及二氧化锆(ZrO₂)。然而，相较于二氧化硅及氧化铝，二氧化铪虽具高介电常数，却有高漏电的缺点。为了解决漏电问题，电容介电层的厚度就必须增加，如此一来，反而会牺牲部分的电容值。

相较于二氧化铪，单纯的二氧化锆系或二氧化锆-氧化铝系(ZrO₂-Al₂O₃)具有较低的漏电流。但是，在二氧化锆-氧化铝系或二氧化锆-氧化铝-二氧化锆堆叠结构中的氧化铝可能破坏二氧化锆结晶的晶界。氧化铝或氧化铝锆(ZrAlOx)也可能维持在非晶相状态。另一方面，氧化铝层的存在却导致有效介电常数(堆叠介电层的总电容值)明显下降，因而限制其电荷储存量。降低二氧化锆的厚度以求获得较高的电容值并不实际，这是因为将较薄的二氧化锆层结晶化必须进行额外的热工艺，故在漏电特性上会有退化。

此外，在DRAM技术领域中，往往会发现到单纯的二氧化锆系与氮化钛的双面电容体(double-sided container)结构会有“搭扣(buckle off)”现象发生，导致介电层损坏及漏电异常(leakage flier)行为。由此可知，目前业界仍需要一种改良的电容介电层以解决上述背景技艺的不足与缺点。

发明内容

本发明的主要目的在提供一种改良的高介电常数、低漏电的电容介电层及使用所述电容介电层的电容结构，以解决背景技艺的不足与缺点。

为了达到上述目的，本发明一方面提供了一种电容介电层，包含一硅掺杂二氧化锆层，其Si/(Zr+Si)原子含量介于4-9%。其中所述硅掺杂二氧化锆层不含氧化铝。

本发明一方面提供了一种电容介电层，包含氧化硅锆(ZrSiOx)结晶，其Si/(Zr+Si)原子含量介于4-9%。其中所述氧化硅锆结晶的计量化学式为Zr(0.96-0.91)Si(0.04-0.09)O₂。

本发明又一方面提供一种电容结构，包含：一储存电极；一电容介电层，包含一硅掺杂二氧化锆层，其Si/(Zr+Si)原子含量介于4-9%，位于所述储存电极上；以及一上电极，位于所述电容介电层上。其中另包含一界面氧化钛层，介于所述储存电极及所述电容介电层之间。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图式，作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为依据本发明优选实施例所绘示的部分DRAM电容结构横断面示意图，其中包含本发明高介电常数、低漏电的电容介电材。

其中，附图标记说明如下：

1    电容结构        12    电容介电层

10   储存电极        14    上电极

11   界面氧化钛层    100   基层

具体实施方式

下文中将参照附图来说明本发明细节，该些附图中的内容也构成本发明说明书细节描述的一部份，并且以可实行所述实施例的特例描述方式来绘示。下文实施例已描述足够的细节，使所属领域的一般技术人员得以具以实施。当然，也可实行其它的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。

对于晶体管与集成电路的制造而言，如在一平面结构工艺的场合中，“主表面”一词是指那些内部或近处具有多个晶体管的半导体层的表面。如文中所使用的，“垂直”一词意指与所述主表面大体上呈直角。一般而言，所述主表面是沿着所制作出的场效晶体管上的单晶硅层的一<100>平面延伸。