[发明专利]防止假锁定的电路及方法以及使用该电路及方法的延迟锁定回路

权利要求书

1.一种假锁定防止电路，其特征在于，该电路包括：

参考时钟信号；

多个自参考时钟信号延迟的时钟信号；以及

检测器，被配置以检测多个延迟时钟信号的至少一部分偏离参考时钟信号的一个周期，

其中，当延迟时钟信号的一个或多个过渡沿不存在于参考时钟信号的一个周期内时，检测器显示出现假锁定。

2.如权利要求1所述的假锁定防止电路，其特征在于，所述检测器包括：

分配器，被配置以分割参考时钟信号；

第一采样器，被配置以使用部分或全部的多个延迟时钟信号来采样分配器的输出信号；

第二采样器，被配置以采样第一采样器的输出信号；以及

逻辑单元，被配置以对第二采样器的输出信号执行逻辑运算。

3.如权利要求2所述的假锁定防止电路，其特征在于，所述第一采样器和第二采样器的每一个包括多个触发器。

4.一种延迟锁定回路(DLL)，其通过延迟参考时钟信号一预定的时间来同步参考时钟信号与反馈时钟信号，其特征在于，所述DLL包括：

假锁定防止电路，被配置以分割参考时钟信号，使用多个延迟时钟信号在多个时段采样分割的时钟信号，对采样结果执行逻辑运算，并且产生谐波锁定信号；

相位检测器，被配置以产生向上信号和向下信号，以便于当激活并输入谐波锁定信号时，使参考时钟信号与反馈时钟信号之间的相位差降低，并且被复位以便于当激活并输入固定锁定信号时检测参考时钟信号与反馈时钟信号之间的相位差；

电荷泵，被配置以流入或流出电流，以响应向上信号或向下信号；

低通滤波器，被配置以产生与电流对应的控制电压；以及

压控延迟线(VCDL)，被配置以产生多个延迟时钟信号，在该多个延迟时钟信号中，延迟时间间隔根据控制电压的变化增加或降低。

5.如权利要求4所述的DLL，其特征在于，当参考时钟信号的相位超前于反馈时钟信号的相位一个周期或多于一个周期时，相位检测器产生信号以降低延迟时间间隔，并且当参考时钟信号的相位滞后于反馈时钟信号的相位一个周期或少于一个周期时，相位检测器产生信号以增加延迟时间间隔。

6.如权利要求4所述的DLL，其特征在于，所述假锁定防止电路进一步包括固定锁定检测器，被配置以使用多个延迟时钟信号的其中之一来产生正边沿检测信号，并且通过对正边沿检测信号以及向上信号或向下信号执行逻辑运算来产生固定锁定信号。

7.如权利要求4所述的DLL，其特征在于，所述假锁定防止电路包括：

第一假锁定检测器，被配置以使用多个延迟时钟信号基于参考时钟信号来采样分割的时钟信号，并且执行逻辑运算；以及

第二假锁定检测器，被配置以使用所检测的向上信号或向下信号以及多个延迟时钟信号的一部分执行不同的逻辑运算。

8.如权利要求4所述的DLL，其特征在于，所述假锁定防止电路检测到反馈时钟信号的延迟时间超过参考时钟信号的一个周期。

9.如权利要求4所述的DLL，其特征在于，所述假锁定防止电路包括：

分配器，被配置以分割参考时钟信号；

第一采样器，被配置以使用部分或全部的所述多个延迟时钟信号来采样分配器的输出信号；

第二采样器，被配置以采样第一采样器的输出信号；以及

逻辑单元，被配置以对第二采样器的输出信号执行逻辑运算。

10.如权利要求4所述的DLL，其特征在于，当检测谐波锁定状态时，所述相位检测器连续地降低反馈时钟信号的延迟时间直至DLL脱离谐波锁定状态。

11.如权利要求4所述的DLL，其特征在于，所述相位检测器包括：

第一触发器，被配置以接收参考时钟信号；

第二触发器，被配置以接收反馈时钟信号；

向上信号输出单元，被配置以输出向上信号；

向下信号输出单元，被配置以输出向下信号；

复位控制单元，与第一触发器和第二触发器的复位终端相连接。