[发明专利]一种ARM信号扩展显示装置

说明书

技术领域

本发明涉及图像信息处理技术，尤其是一种将精简指令集微处理器（ARM）信号的分辨率扩展为更高的显示分辨率的装置。

背景技术

在21世纪的信息社会，数字化的显示技术得到了快速的发展，同时也是数字集成电路广泛应用的社会，ARM作为目前全球最大的嵌入式芯片技术的IP提供商，引领业界嵌入式技术发展潮流。其所拥有的IP已经成为众多芯片设计公司采纳的一种技术标准和开发平台。所以基于ARM CORE的SOC已经成为嵌入式处理器的开发重点，因此可通过ARM实现LCD控制器来完成对嵌入式LCD屏的控制，如果利用TFT屏来支持显示的话，其分辨率偏低，对于观察和对图形细节的把握具有局限性，因此利用当今社会应用最广泛的专用集成电路（ASIC）芯片现场可编程门阵列（FPGA），搭建一个FPGA平台实现图像缩放器功能外接LCD显示器，来完成ARM信号显示的扩展显示,对ARM信号分辨率偏低的这一问题进行改善。

发明内容

本发明的目的是针对ARM信号分辨率偏低不利于观察的不足而提供一种ARM信号扩展显示装置，通过该装置来完成对ARM信号的扩展显示，便于观察图形，增加图形表现力。

本发明的目的是这样实现的：

一种ARM信号扩展显示装置，该装置包括：

一ARM9系统电路，用于产生ARM图像信号；

一可编程器件FPGA，用于控制与图形缩放，该FPGA包括输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器，其中：FIFO1及输入时序控制器连接ARM9系统电路，图像缩放器连接FIFO1；

一高速数据存储器，连接FPGA的图像缩放器，用于存储输入数字视频数据帧，输出数字视频数据帧；

一输出数字视频信号变换器，连接FPGA的FIFO2及输出时序控制器，用于把数字视频信号编码成外部显示设备所能识别的信号（XGA或1080P等）；

一LCD显示屏，连接输出数字视频信号变换器，用于数字视频信号转化为人眼可以直接感知的信息。

所述可编程器件FPGA通过编写不同的FPGA程序使数字视频图像处理器电路具备不同的扩展能力，以实现扩展ARM图像信号为不同的格式。

本发明的ARM信号扩展显示过程包括以下步骤：

⑴、由ARM系统电路产生所需要扩展显示的图像信号；

⑵、FPGA根据接收到的ARM图像信号中的同步信号和数字信号，确定帧同步信号，从而确保从图像的起始部分开始进行图像处理；

⑶、FPGA对图像数据通过算法进行图像扩展，并把扩展后的图像数据送入到高速数据存储电路中；

⑷、FPGA把高速数据存储电路输出缓冲区中存储的数字视频数据送到数字视频信号变换器；

⑸、输出数字视频信号变换器把FPGA处理过的数字视频信号转换成XGA或者1080P格式信号；

⑹、LCD显示屏接收到所要转换的格式信号，并显示人眼可识别的图像信息。

本发明通过上述步骤后，对ARM图像进行了分辨率的扩展后，使人眼更易于观察图像，增加了ARM图像的表现力。

附图说明

图1为本发明FPGA结构示意图；

图2为本发明结构示意图。

具体实施方式

参阅图1，本发明以可编程器件FPGA为核心，FPGA包括输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器。这些模块代码（软件）烧录在FPGA配置芯片中，上电后自动加载到可编程FPGA中。

输入时序控制器是根据输入视频信号的同步信号和时序要求，确保有效的图像数据能够顺利写入FIFO进行缓存；输出时序控制器是产生输出图像所必需的同步信号，场同步信号和行同步信号，来保证输出图像的数据与时序一致，从而使图像可以正确显示在显示器上。

对于两个时序控制器的控制设计，按照计数器的方法进行。例如VGA信号的1帧图像的总像素要求为800*525，其中有效像素为640*480，对于行扫描来说可设置1-96像素时钟计数为行同步信号，97-144像素时钟计数为行消隐后肩，145-784像素时钟计数为图像有效像素显示，685-800像素时钟计数为行消隐前肩，完成一行后，计数器置0，等待新的行同步信号到来再重新计数。在图像有效像素时钟内，让写入FIFO使能信号处于有效状态，而其余时间使能信号处于无效状态，这样可保证有效图像数据能准确写入FIFO进行缓存，等待下一步的处理。