[发明专利]进位保留乘法器

权利要求书

1.一种进位保留乘法器，包括多个全加器，其特征在于，位于所述乘法器的加法链最后一级的全加器SFA1的结构为：包括串联的第一进位输出电路和第一本位和输出电路；

所述第一进位输出电路包括：第一反相器以及串联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述第一反相器的一端，所述第一反相器的另一端输出进位输出信号Co；

所述电路P1包括：PMOS管MP1、MP2和MP3；其中，MP1与MP2串联后的电路与MP3并联，且所述MP1连接输入信号C，所述MP2连接输入信号B，MP3连接输入信号A；

所述电路N1包括：NMOS管MN1、MN2和MN3；其中，MN2与MN3并联后的电路与MN1串联，且所述MN1连接输入信号A，所述MN2连接输入信号B，MN3连接输入信号C；

所述第一本位和输出电路包括：第二反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述第二反相器的一端，所述第二反相器的另一端输出本位和输出信号S；

所述电路P2包括：并联的电路P21和电路P22；

所述电路P21包括：PMOS管MP4、MP5和MP6，MP4和MP5并联后的电路与MP6串联，所述MP4连接输入信号B，MP5连接输入信号C；

所述电路P22包括：串联的PMOS管MP7、MP8和MP9，MP7、MP8和MP9分别连接输入信号A、B、C；

所述电路N2包括：并联的电路N21和电路N22；

所述电路N21包括：NMOS管MN4、MN5、MN6和MN7；MN5、MN6和MN7并联后的电路与MN4串联；MN5、MN6和MN7分别连接输入信号A、B、C；

所述电路N22包括：串联的NMOS管MN8和MN9，MP8、MP9分别连接输入信号C、B。

2.如权利要求1所述的乘法器，其特征在于，所述乘法器为4×4乘法器。

3.如权利要求2所述的乘法器，其特征在于，所述乘法器第2级的第1个全加器SFA2包括：串联的第二进位输出电路和第二本位和输出电路；

所述第二进位输出电路包括：第三反相器以及串联的电路P1’和电路N1’；所述电路P1’和所述电路N1’分别连接所述第三反相器的一端，所述第三反相器的另一端输出进位输出信号Co’；

所述电路P1’包括：PMOS管MP1’、MP2’和MP3’；其中，MP1’与MP3’并联后的电路与MP2’串联，且所述MP1’连接输入信号A’，所述MP3’连接输入信号B’，MP2’连接输入信号C’；

所述电路N1’包括：NMOS管MN1’、MN2’和MN3’；其中，MN1’与MN2’串联后的电路与MN3’并联，且所述MN1’连接输入信号A’，所述MN2’连接输入信号B’，MN3’连接输入信号C’；

所述第二本位和输出电路包括：第四反相器以及并联的电路P2’和电路N2’；所述电路P2’和所述电路N2’分别连接所述第四反相器的一端，所述第四反相器的另一端输出本位和输出信号S’；

所述电路P2’包括：并联的电路P21’和电路P22’；

所述电路P21’包括：PMOS管MP4’、MP5’和MP6’，MP4’和MP5’并联后的电路与MP6’串联，所述MP4’连接输入信号A，MP5’连接输入信号C’；

所述电路P22’包括：串联的PMOS管MP7’和MP8’，MP7’、MP8’分别连接输入信号A’、B’；

所述电路N2’包括：并联的电路N21’和电路N22’；

所述电路N21’包括：NMOS管MN4’、MN5’和MN6’；MN5’、MN6’并联后的电路与MN4’串联；MN5’、MN6’分别连接输入信号A’、B’；

所述电路N22’包括：串联的NMOS管MN7’和MN8’，MP7’、MP8’分别连接输入信号C’、A’。

4.如权利要求2或3所述的乘法器，其特征在于，所述乘法器的部分积由与门阵列产生，且每行的与门共用一个NMOS管。