[发明专利]用于静态随机存储器的驱动器和静态随机存储器

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种用于静态随机存储器的驱动器和具有该驱动器的静态随机存储器。

背景技术

静态随机存储器（SRAM）以其无需刷新、使用方便及速度较快等优点，被广泛用于计算机的高速缓冲存储器及其它存储系统中。随着便携式数字电子产品的开发和应用，对SRAM低电源电压和快速响应的要求已变得越来越强烈。但是，随着SRAM的容量的增加，导致了其功耗增加，并且低压与高速是相互矛盾的，尤其是当前器件已进入深亚微米阶段，随着电源电压的不断降低，为了不影响电路的性能，器件的阈值电压也随之降低。这就使得芯片的静态泄漏电流大大增加，静态功耗也相应增加。

为了提高存储器的速度，提出了很多优化的译码电路。为减小延时和增大驱动能力一般会在电路中加入驱动器。这些驱动器使存储器的读写速度更快。但随着存储器的增大，在开启SRAM译码电路或者说开启驱动器的同时将会有大量反相器同时工作，会瞬间产生很大的电流，使峰值电流增大。这种跳跃的噪声无疑影响了SRAM的稳定性，可靠性，还可能增加功耗，给电路带来隐患。

因此，需要一种用于静态随机存储器的驱动器和具有该驱动器的静态随机存储器，以解决现有技术中存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种用于静态随机存储器的驱动器，包括：上拉PMOS晶体管和下拉NMOS晶体管，所述上拉PMOS晶体管的源极与供电电压连接，所述下拉NMOS晶体管的源极接地；输入端，所述输入端连接所述上拉PMOS晶体管的栅极和所述下拉NMOS晶体管的栅极；输出端，所述输出端连接所述下拉NMOS晶体管的漏极；其特征在于，还包括一控制晶体管，所述控制晶体管连接在所述上拉PMOS晶体管的漏极和所述下拉NMOS晶体管的漏极之间。

优选地，所述控制晶体管为NMOS晶体管，所述控制晶体管的源极与所述下拉NMOS晶体管的漏极连接，且所述控制晶体管的漏极与所述上拉PMOS晶体管的漏极连接。

优选地，还包括一连接至所述控制晶体管栅极的反相器。

优选地，所述反相器的输入端连接至所述驱动器的输入端，所述反相器的输出端连接至所述控制晶体管的栅极。

优选地，所述反相器还包括并联连接的另一上拉PMOS晶体管和另一下拉NMOS晶体管，所述另一上拉PMOS晶体管的源极连接至所述供电电压，所述另一下拉NMOS晶体管的源极接地，所述另一上拉PMOS晶体管和所述另一下拉NMOS晶体管的源极连接至所述驱动器的所述输入端，所述另一上拉PMOS晶体管和所述另一下拉NMOS晶体管的漏极连接至所述反相器的所述输出端。

优选地，还包括一弥补上拉PMOS晶体管，所述弥补上拉PMOS晶体管的栅极与所述驱动器的所述输入端连接，所述弥补上拉PMOS晶体管的源极与所述供电电压连接，且所述弥补上拉PMOS晶体管的漏极与所述驱动器的所述输出端连接。

本发明还提供一种静态随机存储器，所述静态随机存储器包括如上所述的驱动器。

根据本发明的驱动器通过减小上拉PMOS晶体管和下拉NMOS晶体管的同时导通时间而减小驱动器内的峰值电流，进而提高应用该种驱动器的静态随即存储器的稳定性和可靠性，此外还可以减小驱动器的功耗。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1为根据本发明一个实施方式的用于静态随机存储器的驱动器的示意图；以及

图2为根据本发明另一个实施方式的用于静态随机存储器的驱动器的示意图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。