[发明专利]通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区

说明书

技术领域

本发明涉及电路器件和电路器件的制造与结构。

背景技术

衬底上的电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)性能的增强，通常是那些器件的设计、制造和运行过程中所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件(例如用在互补金属氧化物半导体(CMOS)中的那些器件)的设计和制造或形成期间，常常需要提高N型MOS器件(n-MOS)沟道中的电子移动，并需要提高P型MOS器件(p-MOS)沟道中的正电荷空穴的移动。评定器件性能的关键参数是在给定的设计电压下传送的电流。该参数一般称为晶体管驱动电流或饱和电流(I_Dsat)。驱动电流受晶体管的沟道迁移率和外部电阻等因素的影响。

沟道迁移率指晶体管的沟道区中的载流子(即空穴和电子)的迁移率。载流子迁移率的提高可直接转换成给定的设计电压和选通脉冲宽度条件下的驱动电流的提高。载流子迁移率可通过使沟道区的硅晶格应变来提高。对于p-MOS器件，载流子迁移率(即空穴迁移率)通过在晶体管的沟道区中产生压缩应变来提高。对于n-MOS器件，载流子迁移率(即电子迁移率)通过在晶体管的沟道区中产生拉伸应变来提高。

驱动电流还受其它因素影响，这些因素包括：(1)与欧姆接触(金属对半导体和半导体对金属)相关联的电阻，(2)源/漏区内自身的电阻，(3)沟道区和源/漏区之间的区域(即尖端区)的电阻，以及(4)由于在最初衬底-外延层界面的位置上的杂质(碳，氮，氧)污染而产生的界面电阻。这些电阻之和一般称为外部电阻。

通过在制作栅隔离绝缘层之前进行掺杂物注入来完成传统的尖端(一般也称为源漏延伸)区制作。掺杂物的位置集中在衬底的上表面附近。掺杂物的窄带可导致大的扩散电阻，并限制从沟道到硅化物接触面的电流流动。在当前技术的替换源-漏结构(replacement source-drain architecture)中，凹槽的形状较好，但在扩散电阻上仍然没有充分最优化。

附图说明

图1是具有阱、栅介质层和栅电极的衬底的部分的示意截面图。

图2示意表示形成具有尖端区的结区后的图1的衬底。

图3A表示在结区中形成结的材料厚度之后的图2的衬底。

图3B示出在具有尖端掺杂部的结区中形成材料厚度以形成结之后图2的衬底。

图4示出典型的CMOS结构。

图5示意表示具有阱、栅介质层、栅电极和具有尖端区的结区的衬底的部分截面图。

图6示意表示在结区中形成晶态材料厚度并在栅电极上形成非晶态材料厚度后的图5的衬底。

图7表示在去除晶态材料厚度及非晶态材料厚度后的图6的衬底。

图8表示在结区中形成后续晶态材料厚度并在栅电极上形成后续非晶态材料厚度后的图7的衬底。

图9表示在去除晶态材料厚度及非晶态材料厚度后的图8的衬底。

图10表示在结区中形成晶态材料厚度以形成结，并在栅电极上形成非晶态材料厚度后的图9的衬底。

图11表示在去除非晶态材料后的图10的衬底。

图12表示典型的CMOS结构。

具体实施方式

局部应变晶体管沟道区可通过在MOS晶体管的沟道区中，用产生应变的材料的选择性外延形成源-漏区来完成。这样的工艺流程可包括用蚀刻反应器在一个工艺操作中蚀刻晶体管的源-漏区中的衬底材料。后续操作可包括用淀积反应器中的Si合金材料来代替被去除的材料。蚀刻反应器和淀积反应器可在物理上不同并且分离。这样，在开始Si合金淀积工序前，须将衬底从蚀刻反应器中取出并暴露于大气压环境。上述Si合金可以是纯Si或Si_1-xGe_x或Si_1-xC_x，并可以是不掺杂的或用P型或N型掺杂物掺杂的。上述淀积工序可以是选择性的或非选择性的。根据本文给出的实施例，蚀刻反应器和淀积反应器可为物理上的同一反应器。