[发明专利]半导体存储器件

说明书

相关申请的交叉引用

本申请要求2011年11月7日提交的韩国专利申请No.10-2011-0115255的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体存储器件，且更具体而言涉及一种半导体存储器件的数据输出路径。

背景技术

图1示出现有的半导体存储器件的数据输出路径。

参见图1，现有的半导体存储器件的数据输出路径100包括时钟发生器110、管道锁存器120、管道锁存驱动器130、触发器(trigger)140、预驱动器150和输出缓冲器160。时钟发生器110响应于延迟锁定环(DLL)(未示出)中所产生的延迟锁定环时钟RCLKDLL和FCLKDLL而产生差动内部时钟RCLKDO、RCLKDOB、FCLKDO和FCLKDOB。管道锁存器120基于并行输入的数据DATA与源时钟的下降沿和上升沿同步地串行地输出串行数据RDOB和FDOB。管道锁存驱动器130驱动串行数据RDOB及FDOB以输出数据RDODB及FDODB。触发器140接收数据RDODB及FDODB且响应于ODT取反信号ODTB和DQS前导固定信号QPRE而与差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步地输出数据UPDNB。预驱动器150控制数据UPDNB的转换率(slew rate)以输出数据RDATA和FDATA。输出缓冲器160从预驱动器150接收数据RDATA及FDATA并且将它们输出至数据焊盘DQ。

图2是说明图1所示的时钟发生器110的内部结构的框图。

参考图2，时钟发生器110包括具有反相器IV00、IV01、IV02和IV03的反相器链以及具有反相器IV00′、IV01′、IV02′和IV03′的反相器链。时钟发生器110接收延迟锁定环时钟RCLKDLL及FCLKDLL且输出差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB。本文中，差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB包括与延迟锁定环时钟RCLKDLL的上升沿同步的差动内部时钟RCLKDO及RCLKDOB以及与延迟锁定环时钟FCLKDLL的上升沿同步的差动内部时钟FCLKDO及FCLKDOB。

图3是说明图1所示的管道锁存驱动器130的内部结构的框图。

参见图3，管道锁存驱动器130包括第一驱动单元131和第二驱动单元133。第一驱动单元131驱动并输出与源时钟的上升沿同步的数据RDOB。第二驱动单元133驱动并输出与源时钟的下降沿同步的数据FDOB。

本文中，第一驱动单元131包括第一PMOS晶体管PP00、第二PMOS晶体管PP01、第一NMOS晶体管NN00、第二NMOS晶体管NN01和第一反相器IV04。第一PMOS晶体管PP00经由栅极接收接地电压VSS，且包括耦接在电源电压(VDD)端子与第一耦接节点N00之间的源极和漏极。第二PMOS晶体管PP01经由栅极接收与源时钟的上升沿同步的数据RDOB，且包括耦接在第一耦接节点N00与第一输出节点ON00之间的源极和漏极。第一NMOS晶体管NN00经由栅极接收与源时钟的上升沿同步的数据RDOB，且包括耦接在第一输出节点ON00与第二耦接节点N01之间的源极和漏极。第二NMOS晶体管NN01经由栅极接收电源电压VDD，且包括耦接在第二耦接节点N01与接地电压(VSS)端子之间的漏极和源极。第一反相器IV04将第一输出节点ON00的输出反相且输出反相的输出。

除接收与源时钟的下降沿同步的数据FDOB外，第二驱动单元133具有与第一驱动单元131相同的结构。因此，为方便起见，本文中省略关于第二驱动单元133的进一步说明。

图4是说明图1所示的触发器140的内部结构的框图。

参见图4，触发器140包括第一同步单元141、第二同步单元143、第一电压电平固定单元145、第二电压电平固定单元147和反相单元149。