[发明专利]半导体器件的交替排列的P柱和N柱的形成方法

说明书

技术领域

本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种半导体器件的交替排列的P柱和N柱的形成方法。

背景技术

交替排列的P型半导体薄层和N型半导体薄层结构即交替排列的P柱和N柱结构被广泛的应用于各种半导体器件中，如超级结半导体器件。

现有半导体器件的交替排列的P柱和N柱的形成方法包括步骤：

如图1A所示，先在半导体衬底11上生长N或P型硅外延层12。

如图1B所示，然后在硅外延层12上刻蚀深沟槽13。

如图1C所示，最后用P或N硅外延14填充深沟槽13，从而形成交替排列的P柱和N柱。

现有方法的难点是沟槽填充。由于沟槽的深度比较深，一般在30微米以上，深宽比一般在5以上，所以在硅外延填充后一般会有空洞残留，影响器件性能。

发明内容

本发明所要解决的技术问题是提供一种半导体器件的交替排列的P柱和N柱的形成方法，能降低半导体外延填充沟槽的难度以及降低半导体外延填充沟槽后的空洞残留，能提高半导体外延填充沟槽的质量以及提高器件的性能和产品的良率。

为解决上述技术问题，本发明提供的半导体器件的交替排列的P柱和N柱的形成方法包括以下步骤：

步骤一、在硅片衬底上形成具有第一导电类型的第一半导体层。

步骤二、在所述第一半导体层上生长第一介质膜。

步骤三、采用光刻刻蚀工艺在所述第一半导体层中形成多个第一沟槽；刻蚀形成所述第一沟槽时，所述第一沟槽的区域外的所述第一半导体层用所述第一介质膜保护；所述第一沟槽的区域用于形成第二导电类型柱，各相邻的所述第一沟槽之间的所述第一半导体层的区域用于形成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱为交替排列的结构。

步骤四、在所述第一沟槽的底部表面和侧壁表面生长第二介质膜。

步骤五、用选择性刻蚀工艺去除所述第一沟槽的底部表面的所述第二介质膜、保留所述第一沟槽的侧壁表面的所述第二介质膜。

步骤六、采用刻蚀工艺对所述第一沟槽底部的所述第一半导体层进行刻蚀形成第二沟槽；刻蚀形成所述第二沟槽时，所述第一沟槽的区域外的所述第一半导体层用所述第一介质膜保护、所述第一沟槽的侧壁用所述第二介质膜保护。

步骤七、用选择性外延工艺在所述第二沟槽中生长具有第二导电类型的第二半导体层，所述第二半导体层将所述第二沟槽完全填充，所述第二半导体层的顶部会过生长并延伸到所述第一沟槽中并从侧面将所述第一沟槽的侧壁表面的所述第二介质膜覆盖。

步骤八、对所述第二半导体层进行反刻，直至将所述第一沟槽的侧壁表面的所述第二介质膜完全暴露出来。

步骤九、将所述第一沟槽的侧壁表面的所述第二介质膜去除。

步骤十、用选择性外延工艺在所述第一沟槽中生长具有第二导电类型的第三半导体层，所述第三半导体层将所述第一沟槽完全填充，所述第三半导体层的底部和所述第二半导体层的顶部连接形成一整体结构的半导体外延层；

步骤十一、用化学机械研磨工艺对所述第一沟槽顶部进行平坦化并去除所述第一介质膜从而形成交替排列的P柱和N柱，其中由填充于所述第一沟槽和所述第二沟槽中的所述第三半导体层和所述第二半导体层组成所述第二导电类型柱、由各相邻的所述第二导电类型柱之间的所述第一半导体层组成所述第一导电类型柱。

进一步的改进是，所述第一导电类型为N型，所述第一导电类型柱为N柱，所述第二导电类型为P型，所述第二导电类型柱为P柱；或者，所述第一导电类型为P型，所述第一导电类型柱为P柱，所述第二导电类型为N型，所述第二导电类型柱为N柱。

进一步的改进是，步骤二中所述第一介质膜为氧化硅、氮化硅或氮氧化硅中的至少一种。

进一步的改进是，步骤四中所述第二介质膜为氧化硅、氮化硅或氮氧化硅中的至少一种，且所述第一介质膜和所述第二介质膜的组成材料不同。

进一步的改进是，步骤七中所述选择性外延工艺使得所述第二半导体层只在所述第二沟槽内部生长、在所述第一介质膜表面和所述第一沟槽的侧壁的所述第二介质膜表面上不生长。

进一步的改进是，步骤十中所述第三半导体层会过长到所述第一沟槽的顶部，步骤十一中的所述化学机械研磨工艺通过去除过长到所述第一沟槽顶部的所述第三半导体层实现所述第一沟槽顶部的平坦化；所述第一介质膜为所述化学机械研磨工艺过程中的阻挡层。

进一步的改进是，半导体器件包括超级结半导体器件。