[发明专利]高速低功耗真单相时钟双模预分频器

说明书

技术领域

本发明涉及PLL结构的频率合成器，具体是一种高速低功耗真单相时钟双模预分频器。

背景技术

在无线通信系统中，接收系统需要将已调制的射频或微波信号还原成原始信号或数据，而在发射系统中，则需要将信号或数据调制到射频或微波频率上，以便于远距离传播。在接收和发送过程中，都离不开本机振荡信号，将接收信号下变频和将发射信号上变频。

本机振荡信号通常通过基于锁相环的频率合成器来产生，频率合成器通常包括压控振荡器，含电荷泵的鉴频鉴相器，多模分频器，环路滤波器。当接收的无线信号信道改变或者发射信号需要改变频率时，通过配置多模分频器的分频比N，使压控振荡器的振荡频率通过锁相环锁定到参考晶振频率的N倍，即所需要的振荡频率处。

多模分频器，可理解为一组高频时钟工作的计数器，可以任意配置计数值。目前常用的结构有脉冲吞咽式和2/3级联结构，脉冲吞咽式结构如附图1所示，可编程的主、辅计数器负责双模预分频器的模式切换，经过N分频的时钟经主计数器输出，N=M×P+A。但是在传统的高速脉冲吞咽式结构中，第一级的双模预分频采用电流模逻辑电路实现，模块消耗的功耗成为决定芯片功耗的关键模块之一，不利于应用于移动便携设备等低功耗场合。电流模逻辑的D锁存器如图2所示，采用电流源供电，故静态功耗等于工作功耗，且在高频工作中，为了保证工作速度和一定的输出幅度，功耗成指数的增长。两种结构中的双模分频器，都不能在分频比切换时，自适用的关断一些不需使用的D触发器，来进一步降低功耗。

发明内容

本发明的目的是提供一种高速低功耗真单相时钟双模预分频器，极大的降低传统电流模结构的功耗，同时通过采用有比逻辑和逻辑D触发器结构，使传统的真单相时钟结构的分频器工作频率大大提高，再通过优化电路，减少电路晶体管的数目，同时加入自适应功耗管理模块，在分频比切换时，关断无需使用的D触发器，进一步降低双模预分频器的功耗。

按照本发明提供的技术方案，所述高速低功耗真单相时钟双模预分频器包括：由多个静态CMOS D触发器组成的触发器单元、模式切换控制单元和自适应功耗控制单元，静态CMOS D触发器采用同步触发，静态CMOS D触发器的CK端接输入时钟，静态CMOS D触发器的D端接模式切换控制单元的输出；模式切换控制单元的输入接分频及模式控制端和触发器单元的输出；自适应功耗控制单元的输入接模块电源关断控制字和模式切换控制单元的输出。

所述自适应功耗控制单元的输出连接每个静态CMOS D触发器的电源关断端。

进一步的，所述触发器单元包括4个真单相时钟的D触发器，D触发器采用有比逻辑电路，减小晶体管数目，减小关键节点负载电容而提高工作速度。

所述模式切换控制单元用于切换双模预分频器的分频比P、P+1，控制双模预分频器使之工作在P或P+1模式，其中P为4或8，完成工作分频比配置。所述自适应功耗控制单元根据预分频的分频比为4时，关断第3个、第4个D触发器，分频比为8时，关断第3个D触发器。