[发明专利]半导体装置

说明书

相关申请的交叉引用

本申请要求2011年10月18日向韩国知识产权局提交的申请号为10-2011-0106161的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体装置，更具体而言，涉及一种使用穿通通孔(through via)的3D(3维)半导体装置。

背景技术

为了提高半导体装置的集成度，已经开发了3D(3维)半导体装置。3D半导体装置通常包括层叠并封装的多个芯片，以增加集成度。在3D半导体装置中，由于垂直层叠两个或更多个芯片，所以在相同的面积内可以实现最大的集成度。

近来，在本技术领域中已经公开了一种TSV(through-silicon via，穿通硅通孔)型半导体装置，在这种装置中穿通硅通孔被形成为穿通多个层叠的芯片使得所有的层叠芯片彼此电连接。在TSV型半导体装置中，因为穿通硅通孔垂直穿通各个芯片以使各个芯片彼此电连接，所以当与各个芯片经由外围导线彼此连接的半导体装置相比时，可以有效地减小封装的尺寸。

图1是示意性地说明现有的半导体装置的配置图。在图1中，将四个芯片层叠以构成一种半导体装置。第一芯片CHIP0至第四芯片CHIP3经由第一至第四穿通通孔11至14、21至24、31至34以及41至44而彼此电连接。第一芯片CHIP0至第四芯片CHIP3的第一穿通通孔11、21、31和41位于同一竖直线上并将第一芯片CHIP0至第四芯片CHIP3彼此电连接，以及第一芯片CHIP0至第四芯片CHIP3的第二穿通通孔12、22、32和42位于同一竖直线上并将第一芯片CHIP0至第四芯片CHIP3彼此电连接。相似地，第一芯片CHIP0至第四芯片CHIP3的第三穿通通孔13、23、33、43位于同一竖直线上以及第四穿通通孔14、24、34、44位于同一竖直线上，并且第三穿通通孔13、23、33、43和第四穿通通孔14、24、34、44将第一芯片CHIP0至第四芯片CHIP3彼此电连接。

穿通第一芯片CHIP0至第四芯片CHIP3而形成的所有穿通通孔11至14、21至24、31至34以及41至44分别与输入/输出电路15至18、25至28、35至38以及45至48连接。各个输入/输出电路15至18、25至28、35至38以及45至48的激活(ON)和去激活(OFF)由芯片选择信号CS0至CS3来决定。第一穿通通孔11、21、31和41形成第四通道CH3并形成与第四芯片CHIP3的通信路径。第二穿通通孔12、22、32和42形成第三通道CH2并形成与第三芯片CHIP2的通信路径。第三穿通通孔13、23、33和43形成第二通道CH1并形成与第二芯片CHIP1的通信路径。第四穿通通孔14、24、34和44形成第一通道CH0并形成与第一芯片CHIP0的通信路径。为了允许芯片和通道之间以这种方式通信，在第一芯片CHIP0中，只有与第一芯片CHIP0的第四穿通通孔14连接的输入/输出电路18响应于第一芯片选择信号CS0而被激活(ON)。在第二芯片CHIP1中，只有与第二芯片CHIP1的第三穿通通孔23连接的输入/输出电路27响应于第二芯片选择信号CS1而被激活(ON)。相似地，在第三芯片CHIP2和第四芯片CHIP3中，只有与第三芯片CHIP2的第二穿通通孔32连接的输入/输出电路36以及与第四芯片CHIP3的第一穿通通孔41连接的输入/输出电路45响应于第三芯片选择信号CS2和第四芯片选择信号CS3而被激活(ON)。

在现有的半导体装置中，将独立通道分配给每个层叠的芯片，并且每个芯片经由一个输入/输出电路形成通道。然而，由于各个芯片根据相同的工艺被制造成具有相同的结构，因此各个芯片可以包括与形成在所有芯片中的所有穿通通孔连接的输入/输出电路。也就是说，如图1所示，将各个芯片制造成包括与形成在每个芯片中的所有穿通通孔的数目相同的输入/输出电路，并在层叠芯片之后，根据芯片选择信号在每个芯片中只有一个输入/输出电路被激活使得形成单独的通道。当半导体装置实际操作时，在每个芯片中除了所述一个输入/输出电路之外的其余输入/输出电路成为不必要的电路，并且这些不必要的电路所占用的面积会对半导体装置的高集成度造成不利的影响。

发明内容

本发明描述了包括形成在层叠芯片中的穿通通孔的各种连接结构的半导体装置。