[发明专利]一种改善深亚微米NMOS器件静电释放保护能力的器件

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种能够改善深亚微米NMOS器件静电释放（ESD）保护能力的器件结构。

背景技术

随着半导体器件技术不断进入亚微米、深亚微米，静电释放（ESD）保护器件可靠性变得越来越重要。为了克服LDD结构带来的静电释放（ESD）保护能力下降的问题，静电释放（ESD）离子注入(ESD implant)技术被用来提高器件的静电释放（ESD）保护能力。图1是现有的一种提高GGNMOS静电保护能力的方法，请参见图1所示。包括有一衬底1，在该衬底1上设置有栅极2、漏极3和源极4，然后在漏极2处进行大面积的静电释放（ESD）离子5注入，但这种方法会使得产生比较大的结漏电流(junction leakage)。另一种常用的方法是采用硅化物（silicide block）的技术，但这方法也会产生比较大的漏电现象。

发明内容

本发明的目的在于提供一种能够改善深亚微米NMOS器件静电释放（ESD）保护能力的器件，以解决现有采用大面积静电释放（ESD）离子注入和硅化物（silicide block）技术而导致的结漏电流(junction leakage)的现象。

为了实现上述目的，本发明采取的技术方案为：

一种改善深亚微米NMOS器件静电释放保护能力的器件，其中，包括一衬底，所述衬底上具有栅极、漏极和源极，所述衬底还包括有两侧的Poly边缘，在所述Poly边缘的两侧区域和所述漏极的边缘局部区域进行静电释放离子注入，以减少NMOS器件的结漏电流。

上述的一种改善深亚微米NMOS器件静电释放保护能力的器件，其中，所述静电释放离子注入后，所述Poly边缘的两侧区域的触发电流启动寄生晶体管，以导通所述静电释放电流。

上述的一种改善深亚微米NMOS器件静电释放保护能力的器件，其中，所述静电释放离子注入后，所述漏极的边缘局部区域减少所述静电释放器件的触发电压。

上述的一种改善深亚微米NMOS器件静电释放保护能力的器件，其中，所述静电释放离子注入用于GGNMOS或采用相反参杂的GDPMOS。

上述的一种改善深亚微米NMOS器件静电释放保护能力的器件，其中，所述静电释放离子注入用于低压CMOS或高压LDMOS。

上述的一种改善深亚微米NMOS器件静电释放保护能力的器件，其中，所述高压LDMOS为GGLDNMOS。

本发明由于采用了上述技术，使之具有的积极效果是：

通过在Poly边缘的两侧区域和漏极靠近AA边缘局部区域进行静电释放（ESD）离子注入，有效地减少45nm静电释放（ESD）的NMOS器件的结漏电流（leakage），同时，还能提高静电释放（ESD）的保护能力。

附图说明

图1是现有的一种提高GGNMOS静电保护能力的方法；

图2是本发明的一种改善深亚微米NMOS器件静电释放保护能力的器件。

具体实施方式

以下结合附图给出本发明一种改善深亚微米NMOS器件静电释放（ESD）保护能力的器件的具体实施方式。

下面结合原理图和具体操作实施例对本发明作进一步说明。

图2是本发明的一种改善深亚微米NMOS器件静电释放（ESD）保护能力的器件，请参见图2所示。本发明的一种改善深亚微米NMOS器件静电释放（ESD）保护能力的器件，包括有一衬底1，在该衬底1上设置有栅极（Gate）2、漏极（Drain）3和源极（Source）4，同时，在衬底1上还包括有两侧的Poly边缘。在该Poly边缘的两侧区域和漏极（Drain）3的靠近AA边缘局部小区域进行静电释放（ESD）离子5的注入，以此有效地减少45nm静电释放（ESD）的NMOS器件的结漏电流（leakage），同时，还提高静电释放（ESD）的保护能力。

本发明在上述基础上还具有如下实施方式：

本发明的第一实施例中，请继续参见图2所示。在静电释放（ESD）离子5注入后，Poly边缘的两侧区域的触发电流(trigger current)能够启动寄生晶体管，以此导通静电释放（ESD）电流。

本发明的第二实施例中，在静电释放（ESD）离子5注入后，漏极（Drain）3靠近AA边缘局部小区域能够保证有比较小的触发电压(trigger voltage)，当静电释放（ESD）电流到来时，能够容易开启。