[发明专利]一种数据同步的方法及装置

说明书

技术领域

本发明涉及数字信号传输领域，尤其涉及一种数据同步的方法及装置。

背景技术

随着数字系统的规模越来越大、复杂程度越来越高，两个或多个时钟域在逻辑设计中的应用越来越多。在不同的时钟域中，不可避免地会遇到数据的互相传递。由于两个不同的时钟之间会存在一定的相位差和短时的频率抖动，为了使数据能够可靠传输，在进行设计时，必须充分考虑时序对功能的影响，否则会照成两个时钟域之间的数据同步失败。

目前，将数据由异步时钟域转换到同步时钟域通常采用双口RAM缓存数据的方法来实现：用异步时钟作为双口RAM的写时钟，写时钟产生双口RAM的写地址，由写时钟在一个端口写入数据；再用同步时钟作为读时钟，并产生双口RAM的读地址，读时钟在另一个端口读出数据；该双口RAM深度是根据需要容忍的短时频差范围来确定。分别将读写地址用同步时钟采样并进行比较，以判断读写地址之间的距离是否小于可能发生读、写冲突的最小距离，即“危险距离”，如果是，则将读地址跳转，转到离当前位置最远的地址后，再执行读操作；否则不必调整读地址，直接执行读操作。

经过上述方法读出来的数据，虽然能达到既稳定又正确，还可以屏蔽异步时钟和本地同步时钟之间的相位差以及短时的频率抖动问题，能够实现异步时钟域的数据同步，但是利用此方法，需要依赖可编程逻辑器件的RAM资源，此外，同步数据的延时时间较长，需要由双口RAM的设计深度决定。

发明内容

本发明实施例提供了一种数据同步的方法及装置，用以解决现有数据同步技术中对RAM的深度要求较高且延时时间较长的问题。

基于上述问题，本发明实施例提供的一种数据同步的方法，包括：

利用设定的异步时钟对输入的数据进行1：N解复用，得到每路传输速率是输入的数据的1/N的N路数据和周期为2N个异步时钟周期的第一同步信号，其中N为大于1的整数；

利用设定的同步时钟对所述第一同步信号进行延迟得到第二同步信号和第三同步信号，所述第二同步信号与所述第三同步信号相差至少一个同步时钟周期；

在所述同步时钟的每个采样沿，判断所述第二同步信号和所述第三同步信号是否相等，且在第一次判断出不相等时，生成沿触发信号并且计数为设定的第一数值，并在计数为设定的第一数值后按照同步时钟的周期继续进行计数，在生成下一次沿触发信号的时刻判断上一个计数的数值是否为设定的第二数值，若是，继续进行计数；若否，计数为所述设定的第一数值；依次输出每次计数的数值；

利用所述同步时钟和输出的各计数的数值，依次对所述N路数据进行采样，得到N：1复用的输出数据。

本发明实施例提供的一种数据同步的装置，包括：

解复用模块，用于利用设定的异步时钟对输入的数据进行1：N解复用，得到每路传输速率是输入的数据的1/N的N路数据和周期为2N个异步时钟周期的第一同步信号，其中N为大于1的整数；

同步模块，用于利用设定的同步时钟对经所述解复用模块得到的所述第一同步信号进行延迟得到第二同步信号和第三同步信号，所述第二同步信号与所述第三同步信号相差一个同步时钟周期，和用于在所述同步时钟的每个采样沿，判断所述第二同步信号和所述第三同步信号是否相等，且在不相等时生成沿触发信号；

计数模块，用于接收所述同步模块在第一次判断出不相等时生成沿触发信号，并且计数为设定的第一数值，并在计数为设定的第一数值后按照同步时钟的周期继续进行计数，所述计数模块在接收到所述同步模块生成的下一次沿触发信号的时刻判断上一个计数的数值是否为设定的第二数值，若是，继续进行计数；若否，计数为所述设定的第一数值；所述计数模块依次输出每次计数的数值；

复用模块，用于利用所述同步时钟和所述计数模块输出的各计数的数值，依次对所述N路数据进行采样，得到N：1复用的输出数据。