[发明专利]用于扫描链的动态时钟域旁路

说明书

背景技术

集成电路通常被设计成结合方便对各种内部故障状态进行测试的测试电路。这种扫描测试电路典型地包括扫描链，其是被用于形成串行移位寄存器的触发器链，用于在针对集成电路的组合逻辑的输入部应用测试图案，并且用于读出对应结果。扫描链的多个触发器中的指定触发器可以被视为在此更通称为“扫描单元”的示例。

在一种示例性的布置中，具有扫描测试电路的集成电路可以具有扫描移位操作模式和功能操作模式。可以使用标志来指示集成电路是处于扫描移位模式还是处于功能模式。在扫描移位模式中，扫描链的触发器被配置为串行移位寄存器。接着将测试图案移位到由扫描链的触发器形成的串行移位寄存器中。一旦将所希望的测试图案移入，就将扫描移位模式禁用并将集成电路设置在其功能模式中。在该功能操作模式期间产生的内部组合逻辑结果接着被扫描触发器链捕获。接着，随着新的测试图案被扫描输入，该集成电路再一次设置在其扫描移位操作模式中，以便允许所捕获的组合逻辑结果移出由扫描触发器所形成的串行移位寄存器。重复该处理，直到所有希望的测试图案被应用至集成电路。

由于集成电路变得日益复杂，因而，开发出了扫描压缩技术，其减少了需要在测试给定集成电路时应用的测试图案的数量，并由此还减少了所需测试时间。然而，使用高水平的扫描压缩会不利地影响诊断确定性，即，用于将特定故障归因于组合逻辑内的一个确切的缺陷或一组缺陷的能力。结果，当利用扫描压缩时，在压缩水平与诊断确定性之间存在一种权衡。有关压缩扫描测试的附加细节在题名为“Testing a Circuit with Compressed Scan Subsets”的美国专利No.7831876中公开，该专利被共同受让于申请人，并通过引用包含于此。

尽管如此，在压缩和非压缩扫描测试两者中，仍然需要进一步地减少测试时间，并且改进其它扫描测试性能参数，如扫描测试期间的集成电路功耗。

发明内容

本发明的说明性实施例通过选择性地旁路与时钟域相关联的扫描链中、针对指定测试图案不启用的一部分来提供扫描测试的实质性改进。通过选择性地旁路与特定时钟域相关联的扫描链的一部分，可以减少扫描测试期间的测试时间和功耗。

在本发明的一个实施例中，一种集成电路包括：扫描测试电路和附加电路，该附加电路利用该扫描测试电路进行测试。该扫描测试电路包括至少一个扫描链，该扫描链具有与相应的独立时钟域相关联的多个子链，和被配置成选择性地旁路所述多个子链中的一个或更多个的时钟域旁路电路。该扫描链可配置在扫描移位操作模式中，以形成串行移位寄存器，该串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的至少一个剩余子链被时钟域旁路电路旁路，从而在扫描移位模式中，不成为串行移位寄存器的一部分。更具体地说，该时钟域旁路电路可以被配置成旁路所述多个子链中的、被确定成在特定测试图案的捕获阶段停用的一个或更多个子链，使得时钟域旁路电路旁路所述多个子链中的、针对不同测试图案的不同子链。

在一个或更多个说明性实施例中，该时钟域旁路电路包括多个时钟域旁路复用器和多个时钟域旁路寄存器，所述时钟域旁路寄存器存储用于向时钟域旁路复用器的相应选择线应用的相应控制值。每一个子链都可以与所述多个时钟域旁路复用器中的一个和所述时钟域旁路寄存器中的一个相关联。

所述多个时钟域旁路复用器中的指定时钟域旁路复用器可以至少具有耦接至所述多个子链中的对应子链的输入部的第一输入部，和耦接至所述多个子链中的该对应子链的输出部的第二输入部，并且该指定时钟域旁路复用器被配置成响应于存储在其关联时钟域旁路寄存器中的控制值，选择性地旁路其对应子链。

一个或更多个说明性实施例中的扫描测试电路还可以包括：解压器、压缩器以及多个扫描链，所述多个扫描链包括在解压器的相应输出部与压缩器的相应输入部之间彼此并行地设置的上述扫描链。扫描测试信号被应用至解压器的相应输入部。基于扫描测试信号，来自解压器的扫描测试输入数据被移位到扫描链中，以供在扫描测试中使用，并且指示扫描测试结果的扫描测试输出数据随后从扫描链移出，进入压缩器中。

包括上述类型的时钟域旁路电路的扫描测试电路可以在一个或更多个说明性实施例中被配置成旁路针对指定测试图案停用的那些子链，由此，减少为将数据移入和移出对应扫描链所需的时钟周期数，其导致扫描测试期间的测试时间和功耗的减少。在不存在对集成电路面积需求或功能定时需求的任何显著负面影响的情况下提供了这些改进。测试图案可以按在其它常规测试生成工具中考虑时钟域旁路电路的操作和由此确定的希望扫描测试响应的方式来生成。

附图说明