[发明专利]延迟锁相回路及延迟锁相回路产生应用时脉的方法

说明书

技术领域

本发明涉及一种延迟锁相回路以及延迟锁相回路产生应用时脉的方法，尤其涉及一种适用于动态随机存取记忆体的先进工艺且不会放大动态随机存取记忆体的噪声的延迟锁相回路以及延迟锁相回路产生应用时脉的方法。

背景技术

请参照图1，图1是为现有技术说明一种延迟锁相回路100的示意图。延迟锁相回路100包含一第一延迟单元102、一复制延迟单元104、一相位检测器106及一控制器108。如图1所示，第一延迟单元102是根据一输入时脉XCLK和第一延迟单元102具有的一第一延迟时间T1，产生一延迟时脉DCLK。复制延迟单元104是根据延迟时脉DCLK和复制延迟单元104具有的一复制延迟时间RDT，产生一反馈时脉FCLK，其中第一延迟时间T1和复制延迟时间RDT的和等于输入时脉XCLK的周期。相位检测器106接收输入时脉XCLK和反馈时脉FCLK，并根据输入时脉XCLK的相位和反馈时脉FCLK的相位之间的差值，产生一相位检测信号PDS。控制器108耦接于相位检测器106用以根据相位检测信号PDS，产生一相位控制信号PCS至第一延迟单元102。如此，第一延迟单元102即可根据相位控制信号PCS，调整第一延迟时间T1，也即第一延迟单元102可根据相位控制信号PCS，调整延迟时脉DCLK的相位。如图1所示，延迟时脉DCLK被输出至一应用电路内部延迟单元110，而应用电路内部延迟单元110即可根据一应用电路内部延迟时间IT和延迟时脉DCLK，产生一应用电路输出数据时脉DQ(例如动态随机存取记忆体的输出数据时脉)，其中应用电路内部延迟时间IT和复制延迟时间RDT相同。

请参照图2，图2是为说明输入时脉XCLK、反馈时脉FCLK和应用电路输出数据时脉DQ的关系示意图。如图2所示，因为第一延迟时间T1和复制延迟时间RDT的和等于输入时脉XCLK的周期，所以当延迟锁相回路100被锁住时，反馈时脉FCLK的相位和输入时脉XCLK的相位相同(或是延迟锁相回路100锁住输入时脉XCLK的相位和反馈时脉FCLK的相位之间的差值于一固定差值)。另外，因为应用电路内部延迟时间IT和复制延迟时间RDT相同，所以第一延迟时间T1和应用电路内部延迟时间IT的和也等于输入时脉XCLK的周期。因此，应用电路输出数据时脉DQ的上升缘即可同步于输入时脉XCLK的上升缘。

请参照图3，图3是为说明在动态随机存取记忆体的先进工艺中，输入时脉XCLK和应用电路输出数据时脉DQ的关系示意图。如图3所示，因为输入时脉XCLK的周期被大幅缩短，但应用电路内部延迟时间IT却没有同步被大幅缩短，为了使应用电路输出数据时脉DQ的相位与输入时脉XCLK的相位相同，虽然仍然可以加长第一延迟时间T1，使反馈时脉FCLK的上升缘对齐于下一个输入时脉XCLK的上升缘，但此举将导致延迟锁相回路100内的总延迟量大于输入时脉XCLK的一个时脉周期，如此将会导致记忆体内部的噪声被放大。因此，延迟锁相回路100并不适用于动态随机存取记忆体的先进工艺。

发明内容

本发明的目的在于克服现有技术的缺陷，提供一种不会放大动态随机存取记忆体内部的噪声的延迟锁相回路及延迟锁相回路产生应用时脉的方法。

本发明的一实施例提供一种延迟锁相回路。该延迟锁相回路包含一第一延迟单元、一第二延迟单元、一第三延迟单元、一相位检测器及一控制器。该第一延迟单元是用以接收一时脉，并根据该第一延迟单元的第一延迟时间，产生一第一延迟时脉；该第二延迟单元是耦接于该第一延迟单元，用以接收该第一延迟时脉，并根据该第二延迟单元的第二延迟时间，产生一第二延迟时脉；该第三延迟单元是耦接于该第二延迟单元，用以接收该第二延迟时脉，并根据该第三延迟单元的第三延迟时间，产生一第三延迟时脉，其中该第三延迟时间和该第二延迟时间相同；该相位检测器是用以根据该时脉和该第二延迟时脉产生一相位检测信号；该控制器是耦接于该相位检测器，用以接收该相位检测信号，并根据该相位检测信号，产生并输出一相位控制信号至该第二延迟单元和该第三延迟单元；该第二延迟单元和该第三延迟单元分别根据该相位控制信号，调整该第二延迟时间和该第三延迟时间。

本发明的另一实施例提供一种延迟锁相回路产生应用时脉的方法。该方法包含接收一时脉，并根据一第一延迟时间，产生一第一延迟时脉；根据该第一延迟时脉和一第二延迟时间，产生一第二延迟时脉；根据该第二延迟时脉和一第三延迟时间，产生一第三延迟时脉；根据该时脉和该第二延迟时脉产生一相位检测信号；根据该相位检测信号，产生并输出一相位控制信号；根据该相位控制信号，调整该第二延迟时间和该第三延迟时间。