[发明专利]超低介电材料的化学机械抛光方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，尤其涉及一种超低介电材料的化学机械抛光方法，以减少化学机械抛光对超低介电常数薄膜产生损失的表面处理方法。

背景技术

随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RC time delay)和信号串扰。因此，高性能的集成电路芯片需要尽可能低的连线电容电阻信号延迟和信号串扰。为此，需要低阻值材料如铜金属线以及连线的层间及线间填充低介电常数(low k dielectric)的隔离材料来减少因寄生电阻与寄生电容引起的RC延迟时间，从而达到提高器件性能的目的。然而，当金属导线的材料由铝转换成电阻率更低的铜的时候，由于铜很快扩散进氧化硅和硅，且铜的蚀刻较为困难，因此，现有技术通过转变到双大马士革结构，然后填入铜来实现铜互联，以促使低阻值材料如铜或低介电常数材料在集成电路生产工艺中的应用。

现有比较通用的一种以超低介电材料为介电层的半导体元件制造工艺为例，可以参见图1A至图1F。

首先，参见图1A，提供一基底层100，在所述基底层100上形成第一蚀刻阻挡层101，在第一蚀刻阻挡层(Etch Stop layer)101上沉积第一介电层102，并在第一介电层102和第一蚀刻阻挡层101中制作第一沟槽1062后，采用物理汽相沉积(physical vapor deposition，PVD)工艺形成第一扩散阻挡层104。

其次，参见图1B，在第一扩散阻挡层104上沉积金属，形成第一沟槽电镀铜1062’，且对上述结构进行化学机械抛光(CMP)工艺，并停止在第一介电层102的表面上，使第一沟槽电镀铜1062’的表面平坦化，并使第一沟槽电镀铜1062’和第一介电层102的表面平齐。

接着，参见图1C，在第一介电层102和第一沟槽电镀铜1062’的表面上由下至上依次沉积第二蚀刻阻挡层108、第二介电层110、图形化的光刻胶(图中未示)，并以图形化的光刻胶为掩膜蚀刻完成第一通孔112和第二沟槽114的制作，通过灰化工艺去除光刻胶。

继而，参见图1D，在第二蚀刻阻挡层108的侧壁、第二介电层110的表面和侧壁上采用PVD溅射沉积第二扩散阻挡层118。

然后，参见图1E，在第二扩散阻挡层118上利用电镀等工艺进行填充沉积直至第一通孔112和第二沟槽114中填满金属120为止。

最后，参见图1F，对上述结构进行化学机械抛光(CMP)工艺，并停止在第二介电层110表面上，在进行有效清洁后沉积另一介电材料，然后开始下一互连层的制备。

目前在45纳米以上技术，普遍采用的超低介电常数绝缘介质材料是多孔性的掺碳的氧化硅(carbon doped oxide)薄膜(K＜2.7)。通过超低介电常数材料的使用，可以在不降低布线密度的条件下，有效的降低寄生效应，减少了RC互连延迟时间，从而提高集成电路的速度。但是，伴随着介质材料介电常数不断减少的要求，介电材料的空隙率和含碳量不断增加，而结构变得越来越疏松，在许多工艺过程中，如上述技术方案的CMP工艺(图1B和图1F所示)之后，由于掺碳氧化硅中存在着多孔，CMP进行过程中会引入诸如研磨液等污染渗入到多孔中，从而改变介电常数，造成表层的损伤122和损伤122’。如果不能有效去除这些污染，否则，这些污染会对集成电路的性能、可靠性和产率产生严重的影响。

由此可见，引用这种新材料作为超低介电常数材料应用于双大马士革结构中时，在形成双大马士革结构的过程中，所述CMP工艺对不同表面将产生不同水平的破坏，尤其介电层的区域，以及金属表面，从而使诸如介电层区域中的超低介电常数薄膜的受损厚度增大，导致介电常数的变大。因此，这种新材料的引入增加了工艺整合难度。为此，如何有效地避免低介电常数材料损伤导致的介电常数提高，以及如何改善金属层表面状态，提高与下层的结合力，从而提高电迁移和应力迁移性能，成为当今一个尤为重要的课题。

为了解决上述问题，在集成电路生产工艺中运用这些低阻值材料或低介电常数材料时，需要寻求解决办法消除来自于CMP等工艺过程中对低介电常数材料的损伤，但在实际的实施过程中仍然存在相当大的壁垒，亟待引进能有效改善上述缺陷的新方法，以解决低阻值材料如铜和/或低介电常数材料等在集成电路生产工艺使用时面临的最主要的问题。

发明内容

本发明所要解决的技术问题是提供一种超低介电材料的化学机械抛光方法，以减少化学机械抛光对超低介电常数薄膜的损伤。