[发明专利]一种能降低环路非线性的鉴频鉴相器

说明书

技术领域

本发明属于锁相频率合成技术领域，具体涉及一种能降低环路非线性的鉴频鉴相器，尤其涉及一种应用于分数分频频率综合器的鉴频鉴相器。

背景技术

频率综合器可以产生一个或多个频率信号，为数字系统和射频接受发送器提供时钟信号或者本振信号。接收机的本振输出包含相位噪声，则通过互易混频使得很强的临近干扰信号也同时被变换到有用信道中，造成信号频谱的阻塞，降低了信道中的信噪比。即使中频滤波器能够滤除强干扰中频信号，强干扰中频信号的噪声边带仍然淹没了有用信号，使接收机无法接收到弱小信号。

如果整个环路中各个模块的非线性表现得比较明显，带外的量化高频噪声将会被折叠到低频的带内，增加了带内的相位噪声和毛刺成分。为了控制量化噪声的分布，通常采用低阶的ΔΣ调制器，同时优化各个模块的线性特性。

由于在环路锁定的时候，电路主要工作在相位差为零的附近区域，而这一区域的非线性恰恰是最严重的。环路中的非线性问题，主要来自于鉴频鉴相器和电荷泵的I/O传输特性，其中包括鉴频鉴相器中的死区、电荷泵的漏电流、电荷泵上下电流源的不匹配以及电荷泵的开关瞬间不匹配等。

目前人们针对这个问题进行了广泛的研究。有文献通过在电荷泵中添加了一个直流偏移电流源，使得鉴频鉴相器和电荷泵的传输特性曲线整体下移。这样就减小了在过零点的非线性，但是引入的电流源也会注入额外的噪声到环路滤波器中，甚至可能改变环路的传输特性。也有文献通过运用复制支路和可控的偏置电流源来补偿电荷泵上下电流的不匹配，来达到减小非线性的目的。但是该种方法使得电荷泵的设计变得很复杂。

发明内容

本发明的目的在于提供一种能够降低环路非线性的鉴频鉴相器电路。 

本发明提供的鉴频鉴相器电路，通过对电荷泵上下导通电流的控制，使得只有一路电流随着相位差的变化而变化，从而降低电荷泵上下电流不匹配对环路非线性的贡献。具体说来，

该鉴频鉴相器100，包括：

鉴频鉴相器逻辑电路200，用于检测两路输入信号的相位差，并根据这个相位差产生相应的信号脉冲去控制电荷泵110的电流导通开关。

锁定检测电路300，用于检测频率综合器环路的锁定情况。

其中，所述鉴频鉴相器逻辑电路200，包括：第一上升沿D触发器210、第二上升沿D触发器220，第一单端转双端电路250、第二单端转双端电路260，一个重置电路230。

所述锁定检测电路300，包括：第一延时逻辑单元301、第二延时逻辑单元302，第三上升沿D触发器303、第四上升沿D触发器304，第一与门逻辑电路305；所述第一、第二两个延时逻辑单元的延迟时间为2.5ns 。

所述第一单端转双端电路250由第一～第五5个反相器251~255组成，第二单端转双端电路260由第六～第十5个反相器261~265组成。 

所述重置电路230，包括：第一～第四4个二选一选择器233~236，第三～第五3个延时逻辑单元237~239，第五、第六2个上升沿D触发器231、232，第二与门逻辑电路241。第三～第五3个延时逻辑单元237~239的延迟时间为2.5ns。

所述第一上升沿D触发器210的时钟输入端接系统输入信号201，数据输入端始终接高电位，复位输入端接重置电路230的输出信号205，输出信号211接第一单端转双端电路250的输入端以及重置电路230的输入端；第二上升沿D触发器220的时钟输入端接系统输入信号202，数据输入端始终接高电位，复位输入端接重置电路230的输出信号205，输出信号212接第二单端转双端电路260的输入端以及重置电路230的输入端；第一单端转双端电路250的输入端接第一上升沿D触发器210的输出信号211，两个输出信号为206和207；第二单端转双端电路260的输入端接第二上升沿D触发器的输出信号212，两个输出信号为208和209；重置电路230的四个数据输入端分别接上第一升沿D触发器210的输出信号211、第二上升沿D触发器220的输出信号212、输入信号201和输入信号202，两个控制输入端分别接控制信号203和控制信号204，输出端接第一上升沿D触发器210和第二上升沿D触发器220的复位端。