[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种FinFET(鳍状场效应晶体管)的制造方法。

背景技术

近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。

FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为22nm技术节点以后很具发展前景的器件。参见附图1，FinFET包括一个垂直于衬底1的Fin2，Fin被称为鳍状半导体柱，不同于常规的平面FET，FinFET的沟道区位于Fin内。栅极绝缘层3和栅极4在侧面和顶面包围Fin，形成至少两面的栅极，即位于Fin的两个侧面以及顶面的栅极，从而获得了对沟道区更好的控制，能够提供“全耗尽”型的操作；Fin2未被栅极4包围的两端为源漏区域5。通过控制Fin2的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。而为了获得更大的驱动力，多个并列的鳍状半导体柱可以通过一个栅极控制。参见附图2，多个并列的Fin2由同一个栅极4进行控制，获得的FinFET具有更大驱动能力以使电路具有更佳性能。图3为多个并列鳍状半导体柱的FinFET的显微照片。

由于鳍状半导体柱的形状，Fin的顶部表面积非常小，这样一来，FinFET源漏区域用于形成接触插塞的接触面积非常小。同时，由于接触面积小，使得对通过自对准工艺而形成源漏区域接触的难度也增加了。由于接触面积较小以及工艺偏差，自对准金属材料形成的FinFET源漏区域接触插塞具有较大的接触电阻，并会导致较大的寄生电容，这会显著降低整个电路的速度。因此，需要提供一种FinFET的制造方法，在保证FinFET本身所具有的优点的前提下，解决上述问题。

发明内容

本发明针对FinFET器件源漏区域接触情况不良的问题，提出了抬升源漏区域以便于形成接触的工艺方案。本发明提供一种FinFET制造方法，用于制造FinFET器件，其中，包括如下步骤：

提供半导体衬底，在该半导体衬底上形成多条平行排列的鳍状半导体柱；

沉积栅极绝缘层和栅极材料，定义栅极图形，形成多条平行排列的栅极，所述栅极与所述鳍状半导体柱相交，定义FinFET的沟道区域；

形成间隙壁，其位于所述栅极和所述鳍状半导体柱的侧面上；

全面性沉积多晶硅层，然后对该多晶硅层进行平坦化处理，暴露出所述栅极的顶面；

将所述多晶硅层单晶化，形成单晶硅层；

形成隔离结构，其切断所述鳍状半导体柱；

使位于所述鳍状半导体柱顶面以上的所述单晶硅层与金属反应形成金属硅化物，所形成的金属硅化物为源漏区域接触；

多条平行排列的所述栅极被按照预定区域进行切割，形成栅极隔离沟槽，从而获得所需要的FinFET。

在本发明的方法中，所述半导体衬底为SOI衬底，或者所述半导体衬底为单晶的Si、SiGe、SiC、InAs、GaN、AlGaN、InP或它们的组合的衬底，所述鳍状半导体柱为单晶的Si、SiGe、SiC、InAs、GaN、AlGaN、InP材料。在所述半导体衬底上形成多条平行排列的鳍状半导体柱具体包括：光刻出所述鳍状半导体柱的图形，对所述半导体衬底进行各向异性刻蚀，从而形成所述鳍状半导体柱。

在本发明的方法中，采用先栅工艺，所述栅极为非牺牲性的，其材料为金属或金属硅化物。

在本发明的方法中，采用后栅工艺，所述栅极为牺牲性的，其材料为多晶硅；其中，在形成所述源漏区域接触之后，进行后栅工艺，包括：

移除所述栅极和所述栅极绝缘层；

接着，形成后栅工艺中的栅极绝缘层和栅极。

在本发明的方法中，所述后栅工艺中的栅极绝缘层为高K栅极绝缘材料，所述后栅工艺中的栅极为金属或金属硅化物；所述后栅工艺中的栅极绝缘层的材料选自HfO₂、ZrO₂、LaAlO₃，所述后栅工艺中的栅极的材料选自Al、W、Ti、Ta或它们的硅化物。