[发明专利]靴带式电路

说明书

技术领域

本发明是有关于一种靴带式电路，且特别是有关于一种具有至少一个充电路径和/或至少一个放电路径的靴带式电路。

背景技术

倍压器(voltage multiplier)或双倍倍压器(voltage doubler)会将时钟信号CLK的高电平电压乘上一个倍率(迭加电压)后输出，其中靴带式电路(bootstrap circuit)则是一种具有较大输入阻抗的倍压器设计。

请参照图1A、1B，其绘示现有技术中的靴带式电路在输入端分别为高电平、低电平时的示意图。

现有技术的靴带式电路(bootstrap circuit)包含：第一P型晶体管P1、第一N型晶体管N1、第二P型晶体管P2、第一反相器INV1、第一靴带电容CB1。

根据图1A可以看出，第一P型晶体管P1与第一N型晶体管N1的闸极均与靴带式电路的输入端sin电连接。因此，靴带式电路的输入端sin的电压变化，将连带影响第一P型晶体管P1与第一N型晶体管N1为导通状态或断路状态。

与靴带式电路的输入端sin电连接的还有第一反相器INV1的输入端，而第一反相器INV1的输出端透过第一节点s1而电连接于第一靴带电容CB1的一端。第一靴带电容CB1的另一端则透过第二节点s2，而与第二P型晶体管P2的汲极、第一P型晶体管P1的源极电连接。

此外，第一P型晶体管P1、第一N型晶体管N1的汲极与第二P型晶体管P2的的闸极共同电连接至靴带式电路的输出端sout。第二P型晶体管P2的源极电连接于电压源Vdd。第一N型晶体管N1的源极则电连接至接地端(Vss＝GND＝0伏特)。

随着在靴带式电路的输入端sin输入的时钟信号CLK改变，将连带使得靴带式电路的输出端sout发生改变。图1A与图1B代表相同的靴带式电路，但两者的差异为前者代表时钟信号CLK为高电平Vdd时，靴带式电路10内部的运作情形，以及后者代表当靴带式电路的输入端为0伏特时，靴带式电路10内部的运作情形。关于这两种情况下，靴带式电路内部的各个晶体管、电容、反相器与节点的详细动作，以下将搭配图1C来说明。

请参见图1C，其代表图1A、1B所提供的靴带式电路的各节点，在因应时钟信号CLK改变电平时所对应的电压变化。假设在靴带式电路的输入端所输入的时钟信号CLK是以接地端(0伏特)作为低电平，以及利用Vdd作为高电平。

由于时钟信号CLK经由靴带式电路的输入端sin输入至靴带式电路，使得与靴带式电路的输入端sin电连接的第一P型晶体管P1的闸极、第一N型晶体管N1的闸极电压，以及第一反相器INV1的输入端也同步随着时钟信号CLK而改变。也因此，整个靴带式电路的运作方式将随着时钟信号CLK的电平改变而改变。

在图1C中，第一列的波形代表靴带式电路的输入端sin的电压变化(Vsin)；第二列的波形代表靴带式电路的输出端sout的电压变化(Vsout)；第三列的波形代表第一节点s1的电压变化；以及，第四列的波形代表第二节点s2的电压变化。

假设在靴带式电路的输入端sin输入时钟信号CLK。而时钟信号CLK初始时的电压为低电平，在第一期间T1转换为高电平，并于第二期间T2再度变换为低电平。以下分别以图1A、图1B搭配图1C的第一期间T1、第二期间T2，说明现有技术的靴带式电路的操作。

首先以图1A搭配图1C中的第一期间T1，说明在时钟信号CLK为高电平时，靴带式电路内部各节点的电压变化。

当时钟信号CLK在第一期间T1由低电平变成高电平时，代表靴带式电路的输入端sin同样变为高电平，使得第一N型晶体管N1因为闸极为高电平而导通，以及第一P型晶体管P1因为闸极为高电平而呈现断路状态。

随着第一N型晶体管N1的导通，靴带式电路的输出端sout也将透过第一N型晶体管N1的导通而连接至接地端。因此，图1A绘式由靴带式电路的输出端sout产生电流，透过第一N型晶体管N1而流至接地端Vss。再者，图1C也绘示出靴带式电路的输出端sout在第一期间T1被维持在0伏特。

由于第二P型晶体管P2的闸极电连接于靴带式电路的输出端sout。连带的，第二P型晶体管P2将因为闸极电压为0伏特而导通。藉由第二P型晶体管P2的导通，第二P型晶体管P2的汲极电压将变为Vdd。也因此，由图1C可以看出，第二节点s2的电压在第一期间T1将维持在Vdd。