[发明专利]一种应用于高速串行接口的连续时间均衡电路

说明书

技术领域

本发明属于数据传输技术领域，涉及一种应用于高速串行接口的连续时间均衡电路。

背景技术

在高速串行接口中，发射端和接收端各自由一条时钟通道（可选）和一条或多条数据通道组成。在数据通路中，一般由一个模拟前端模块和时钟恢复数据模块组成。其中模拟前端主要是由可编程的匹配电阻，均衡器，还有判决器组成。由于在高速串行接口应用中的传输信道存在一定的高频损失，传输的信号会出现信号完整性问题，出现码元间干扰。所以在高速串行接口的接收端的数据通路，均衡放大器的设计是很重要的模块设计。

目前的高速串行接口传输协议中，有不少协议都要求，接收机的输入信号直流耦合到地，或者交流耦合到地。但是在CMOS集成电路中，耦合到地的信号只能作为PMOS管输入的电流模逻辑（Current Mode Logic-CML）电路，PMOS CML电路相比NMOS CML电路输入有更好的匹配性能和噪声性能。但是在高速集成电路中，PMOS CML电路相比较NMOS CML电路要慢1倍以上。所以使用PMOS CML电路达到高速的要求，在功耗和面积上都比NMOS CML电路要高一倍以上。而在高速串行接口电路中，各高速模块，例如均衡放大器，缓冲器，时钟数据恢复模块多数都采用CML电路。同时为了提高通信间的数据率，各个高速串行接口协议提出了物理层传输的误码率达到一定要求，需要将系统失调进行校准至几毫伏或者一毫伏以下。

在现有技术中，高速串行接口电路采用的均衡电路，多数采用片内第一次交流耦合到地（因为协议需要），之后片内再一次交流耦合到电源，才能将输入数据信号的电平转化为NMOS输入电平，或直接采用PMOS输入电平的后续电路。失调校准模块一般加在均衡放大器的输出负载的位置。

现有技术中采用PMOS CML电路的设计，往往会需要更大的功耗和面积。因此将PMOS电平输入转换到NMOS电平输入可以大大的减小面积和功耗。

发明内容

为了克服上述现有技术的不足，本发明的目的在于提供一种应用于高速串行接口的连续时间均衡电路，它是一种新的PMOS输入的连续时间均衡电路，通过将输出电平转换为NMOS输入电平，避免了采用后续电路模块需要PMOS输入CML电路而引入额外功耗和面积，而PMOS输入差分对管相比较NMOS输入差分对管，也有着更好的匹配性和噪声性能，同时，通过调整失调校准模块的位置，使其可以在大信号的输入范围内正常工作，提高了失调校准模块的准确性和工作的稳定性，具有低失调和低功耗的特点。

为了实现上述目的，本发明采用的技术方案是：

一种应用于高速串行接口的连续时间均衡电路，它包括可编程匹配电阻模块，外部信号耦合到地后输入至该可编程匹配电阻模块，，外部数据信号经耦合后连接所述可编程匹配电阻模块，产生本地接收到的信号INN和INP；INN和INP均输入至连续时间均衡放大器，连续时间均衡放大器输入端同时还接失调校准模块的输出Ioffsetn和Ioffsetp，连续时间均衡放大器的输出OUTN和OUTP则均接至失调校准模块的输入，其中OUTN和OUTP是均衡放大并完成电平转换后的数据信号。

所述可编程匹配电阻模块的阻值可调,调整范围是从高阻到50欧姆匹配电阻。

所述外部信号是直流耦合或者交流耦合，耦合的参考是地。

所述连续时间均衡放大器采用PMOS差分输入对，差分对管的栅极分别接输入信号INN和INP，两个源端之间接入一个高通网络，两个漏端之间接失调校准模块，同时采用一端连接电源的电阻作为输出负载。

所述高通网络是由相互并联的电阻电容组成的可编程电阻电容阵列。

所述失调校准模块包括一个判决器，该判决器的输入接所述连续时间均衡放大器的输出，该判决器的输出移位信号输入至数字寄存器，该数字寄存器输出的数字控制码输入至互补电流型数模转换器。

本发明与现存技术相比，其设计避免了片内的交流耦合，或者非栅极输入的放大器的设计，放大器不会影响前端可编程电阻的阻值:进行了电平转化，简化了后续电路的设计的难度，功耗，面积。失调校准模块的位置改变使其可以在输出信号幅度变化很大的情况下正常稳定地工作，降低了接收机系统的误码率。

附图说明

图1是本发明实施的应用于耦合到地的可去失调连续时间均衡电路的结构示意图。

图2是本发明实施的连续时间均衡放大器的电路示意图。

图3是本发明实施的失调校准模块的结构示意图。

具体实施方式