[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着集成电路的制作向超大规模集成电路(ULSI)发展，半导体器件的特征尺寸(Critical Dimension，CD)越来越小，芯片的集成度也越来越高。为了提高器件的集成度，目前的半导体芯片通常包括若干层半导体结构，并通过在层与层之间设置通孔或金属互连线使位于不同层的半导体结构实现连接，形成具有特定功能的芯片。

现有工艺中，用于实现不同层半导体结构连接的通孔主要有两类，一类是只贯穿一层介质层厚度的第一类通孔，另一类是贯穿两层及两层以上介质层厚度的第二类通孔。相应的，在第一类通孔中填充金属层，形成贯穿一层介质层厚度的第一类插塞；在第二类通孔中填充金属层，形成贯穿两层及两层以上介质层厚度的第二类插塞；与所述第一类插塞连接的金属互连层为第一类金属互连层；与所述第二类插塞连接的金属互连层为第二类金属互连层。

如图1所示，为一包含多层半导体结构的半导体器件，包括：衬底101；位于所述衬底101上的第一介质层103；贯穿所述第一介质层103厚度的第一类插塞109；位于所述第一介质层103和第一类插塞109上的第二介质层105；贯穿所述第二介质层105厚度且与第一类插塞109连接的第一金属互连线111；贯穿所述第一介质层103、第二介质层105和第三介质层106厚度的第二类插塞113；位于所述第三介质层106和第二类插塞113上的第四介质层107；贯穿所述第四介质层107且与第二类插塞113连接的第二金属互连线115。

现有技术在形成半导体器件时，通常在将位于同一介质层中所有插塞、金属互连线或MOS器件全部制作完成后，再形成下一层介质层以及位于下一层介质层中的插塞、金属互连线或MOS器件。因此，通过现有工艺制作图1中贯穿所述第一介质层103、第二介质层105和第三介质层106厚度的第二类插塞113时，需要将第二类插塞113按照其贯穿的介质层数分成位于第一介质层103中的第二类插塞113a、位于第二介质层105中的第二类插塞113b和位于第三介质层106中的第二类插塞113c三部分。形成第二类插塞113包括以下步骤：在第一介质层103中形成第二类插塞113a；在第一介质层103和第二类插塞113a上形成第二介质层105；在第二介质层105中形成与第二类插塞113a正对的第二类插塞113b；在第二介质层105和第二类插塞113b上形成第三介质层106；在第三介质层106中形成与第二类插塞113b正对的第二类插塞113c。而上述将一个插塞根据其贯穿介质层的层数分成多步的形成方法会导致形成工艺复杂化。

而且，随着芯片集成度的提高，同一介质层中的插塞、金属互连线或MOS器件也越来越密集。在形成同一介质层中插塞、金属互连线或MOS器件时，通过光刻工艺在介质层表面形成的图案也越来越密集，这对光刻工艺提出了更高的要求。上述将一个插塞根据其贯穿介质层的层数分成多步的形成方法，必然会导致第二类插塞所贯穿的、除最顶层介质层外其它介质层表面的图案密度增加，进而导致曝光难度增加。

为了降低各介质层表面的图案密度，以减小光刻工艺中曝光难度，现有工艺中通过双重图形曝光工艺或多重图形曝光工艺对介质层表面图案进行曝光。以双重图形曝光工艺为例，将一套高密集度的介质层表面图案分解成两套分立的、密度低一些的图形，然后将它们转印到目标介质层上。双重图形曝光有多种不同的实现方法，其基本步骤为：先在光刻胶上印制一部分图形，显影，刻蚀，然后重新涂覆一层光刻胶，再在光刻胶上印制另一部分的图形，最后利用硬掩模或选择性刻蚀来完成整个光刻过程。由于双重图形曝光的第二次曝光时在第一次曝光图形的基础或者间隙中进行，因此这种工艺对光刻的套刻精度要求较高。多重图形曝光工艺与双重图形曝光工艺的方法类似，且随着曝光次数的增加，多套刻精度的要求也相应增加。

另外，双重图形曝光工艺或多重图形曝光工艺形成介质层表面图案会导致形成半导体结构的成本上升，不利于工艺成本控制。

更多半导体结构的形成方法可参考公开号为CN101996927A的中国专利申请。

因此，提供一种半导体结构的形成方法，以降低形成半导体结构的工艺难度以及制造成本，成为目前亟待解决的问题之一。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，降低形成半导体结构的工艺难度以及制造成本，提高所形成半导体结构的性能。