[发明专利]一种基于交换芯片的12路SRIO数据总线拓扑结构设计方法

说明书

一 技术领域

本发明涉及一种采用8路4×全交换的RapidIO交换芯片实现12路4×全交换的拓扑结构设计方法。为了保证12槽位的VPX架构中任意节点间都可以通过此交换拓扑实现最高10Gb/s有效带宽的数据交换，设计出了一种满足12路4×全交换拓扑结构。该方法可以用在其他类似需要进行大数据量交换的系统中。该方法属于数字通信领域。

二 背景技术

高速串行传输技术的发展趋势是由共享的并行总线技术向内嵌时钟的高速串行总线技术发展。并行总线传输速度目前已到百兆，在工程实现上已很难有所突破，并行总线的发展空间已相当有限。基于编码技术(如8B/10B)的高速串行互连，完全打破了并行总线的束缚，目前单向有效带宽已突破10Gb/s，可以大幅度提高系统数据交换带宽，具有良好的发展空间。

高速串行数据交换是VPX的核心，随着高速串行通信技术的发展和成熟应用，相关协议及标准应运而生。其中主要包括：RapidIO，PCIe，千兆以太网，万兆以太网等。各协议有各自的适用范围和优缺点。串行RapidIO效率高，延迟低，最适合高性能嵌入式系统应用。RapidIO技术主要面向高性能嵌入式系统的互连通信，它采用高性能LVDS技术，可以在4对差分线上实现10Gb/s的有效传输速率，而且具有比万兆以太网、PCIe更高的传输效率。由于RapidIO在路由、交换、容错纠错、使用方便性上有较完善的考虑，可以实现基于硬件的高性能可靠数据传输，在嵌入式系统、3G和3G之后的移动通信基站、高性能数字信号处理等系统中得到广泛应用。

基于包的串行总线交换实现包的点到点、一点到多点、多点到一点互连，具有流控及总线仲裁功能，对系统传输效率有较大影响，是实现系统容错及重构的基础。串行总线交换主要包括带内和带外2种方式。带外交换采用物理点到点连接，与通信协议无关，实现较简单并具有最小的传输延迟，但带外交换没有流控及仲裁机制，不能实现一点到多点、多点到一点互连，网络拓扑更新慢，对大型系统应用有较大限制。带内交换采用存储转发机制，具有流控及仲裁功能，可以实现基于协议的点到点、一点到多点、多点到一点互连，网络拓扑实时更新，是实现串行总线交换的主要方式。RapidIO协议采用了简单的带内交换机制，通过优化包头定义，减少了包通过交换元件时必须修改的部分，减少了交换元件的复杂度及芯片规模，提高传输效率。

串行总线的物理交换模块，实现简单高效的系统互连，网络拓扑可在线更新，实现简单的系统容错和重构功能。

由于RapidIO在诸多如上的优点，因此在高性能的信息处理系统中大量采用基于串行RapidIO(S-RapidIO)进行高带宽数据交换，但是为了满足VPX架构中12个槽位上的处理子系统中数据的高速交换，目前没有单片的具有此交换能力的交换芯片，因此为了解决此问题而孕育了此项发明。

三发明内容

本发明为了解决12槽位的VPX架构中任意两个节点间都可以通过此交换模块实现最高10Gb/s有效带宽的数据交换。该实现方法为：通过使用目前多通道高带宽的交换芯片，根据要求计算出所需要的芯片，通过高速电路设计方法实现任意板间SRIO 4×的高数据传输。

实现本发明目的的技术解决方案为：Serial RapidIO交换模块采用5片IDT公司的TSI578组成。TSI578RapidIO交换节点支持S-RapidIO，8路4×任意端口间全速全协议交换，即实现非阻塞机制的，多个数据传输可以在同一时间并发；每路支持1、2.5、3.125GHz，支持混合的速率和带宽配置，符合RapidIO互连规范(版本1.3)。

RapidIO总交换模块采用如图1全交换模式，3片TSI578(SRIO 1～SRIO 3)提供板间的12路4×交换，每片剩下的4个4×端口中的两路4×分别与SRIO 4和SRIO 5相连接。SRIO 4和SRIO 5实现SRIO 1～SRIO 3间的任意一个跨界端口间的数据互联。最终实现任意时刻任意两个通道间的12路4×全交换。

本发明与现有技术相比，其显著优点为：通过计算，使用有限的RapidIO交换芯片组成12路4×全交换拓扑结构。其工程实现简单、成本低、效果显著，具有很高的推广应用价值。

四 附图说明

图1是12路RapidIO总线全交换。

五 具体实施方式

本发明的具体实施方式为：

1、RapidIO交换拓扑结构设计

根据VPX架构的实际要求，提出一种满足12路4×全交换的拓扑结构，结构图如图1所示。

2、高速电路设计