[发明专利]深度耗尽沟道场效应晶体管及其制备方法

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种深度耗尽沟道场效应晶体管及其制备方法。

背景技术

一直以来，FET（Field Effect Transistor，场效应晶体管）都是用于制造专用集成电路芯片、SRAM（Static Random Access Memory，静态随机存储器）等产品的主要半导体器件。随着半导体器件的日趋小型化，FET短沟道效应愈发严重，而短沟道效应将引起FET的阈值电压（Vt）的增加，进而增加器件的功耗；另外，受短沟道效应的影响，任何轻微的掺杂杂质差异都会引起FET的阈值电压出现变异（variation），进而降低基于FET技术的SRAM的静态噪声容限（Static Noise Margin，SNM）。

为了解决上述问题，现有技术中已经提出了用于降低器件功耗、解决FET阈值电压变异的DDC（Deeply Depleted Channel，深度耗尽沟道）晶体管技术（如Advanced channel Engineering Achieving Aggressive Reduction of VT Variation for Ultra-Low-Power Applications”，K.Fujita，Y.Torii，M.Hori，Fujitsu Semiconductor Ltd，IEDM2011），其可在栅极施加电压后形成DDC，以实现持续的CMOS尺寸的缩小。

典型的DDC场效应晶体管结构如图1所示，包括半导体衬底10，设置于衬底10上的栅极结构60，设置于半导体衬底10中的源/漏区70；其中，衬底10中包括了由衬底10内部向表面方向依次形成的击穿阻止区20、屏蔽区30和Vt设定区40；其中击穿阻止区20用于防止衬底10到沟道的击穿（sub-channel punch-through）；屏蔽区30用于屏蔽电荷和设定耗尽层深度；Vt设定区40用于设定晶体管阈值电压Vt而不影响载流子迁移率，也可改善传统晶体管的Vt分布，从而降低Vt，并提高载流子迁移率以增加有效电流。另外，衬底10还包括一层通过外延生长的未掺杂或轻度掺杂区50，用于除去沟道中的杂质以形成深度耗尽沟道，以减小随机杂质波动（random doping fluctuation），避免Vt出现变异；栅极结构60中包括了在未掺杂或轻度掺杂区50之上依次形成的栅介质层和多晶硅栅极，以及形成于栅介质层和多晶硅栅极两侧侧墙；源/漏区70形成于栅极结构60两侧的衬底10中，并且源/漏区70的部分区域位于侧墙底部的衬底中。

随着集成电路技术的发展，期望更高性能的器件以及节省生产成本，因此如何改进现有DDC场效应晶体管结构进一步提高性能并简化生产工艺成为了亟待解决的问题。

发明内容

有鉴于此，本发明提供一种深度耗尽沟道场效应晶体管及其制备方法，以进一步提高DDC场效应晶体管的性能。

本申请的技术方案是这样实现的：

一种深度耗尽沟道场效应晶体管的制备方法，包括：

提供衬底，并对所述衬底进行离子注入以形成Vt设定区；

在所述Vt设定区上沉积牺牲层，并对所述牺牲层进行刻蚀以形成沟槽，所述沟槽的槽底位于Vt设定区的表面；

在所述沟槽的侧壁形成偏移侧墙；

对所述沟槽槽底的Vt设定区进行部分刻蚀，以使经过部分刻蚀之后的沟槽下部和槽底处于所述Vt设定区中；

对处于所述Vt设定区中的沟槽下部和槽底进行外延生长，以形成位于所述Vt设定区中的凹形非掺杂区；

在所述非掺杂区表面形成栅介质层，并在整个沟槽中沉积栅材料层并将所述沟槽填满以形成栅极；

去除位于所述栅极两侧的牺牲层；

对位于所述栅极两侧的衬底进行第一次离子注入，以形成轻掺杂漏区，所述轻掺杂漏区位于所述栅极两侧的衬底中，且与所述非掺杂区的顶部外侧相接；

在所述栅极两侧的偏移侧墙外侧形成主侧墙；

对位于所述栅极两侧的衬底进行第二次离子注入，以形成位于所述栅极两侧衬底中的源/漏区。

进一步，在形成轻掺杂漏区之后，形成主侧墙之前，还包括：

对栅极两侧的衬底进行袋状注入，以形成位于所述轻掺杂漏区与非掺杂区相接处下侧，并位于轻掺杂漏区和非掺杂区之间的袋状注入区。

进一步，在所述沟槽的侧壁形成偏移侧墙包括：

在包括沟槽的整个器件表面沉积偏移侧墙材料层；

采用干法蚀刻方法，去除位于牺牲层表面和位于Vt设定区表面的偏移侧墙材料层。