[发明专利]一种SiGe HBT双应变平面BiCMOS集成器件及制备方法

权利要求书

1.一种SiGe HBT双应变平面BiCMOS集成器件，其特征在于，采用应变Si平面沟道NMOS器件、应变SiGe平面沟道PMOS器件及双多晶SiGe HBT器件。

2.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。

3.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应。

4.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，PMOS器件采用量子阱结构。

5.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，SiGe HBT器件的基区为应变SiGe材料。

6.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，SiGe HBT器件的发射极和基极采用多晶硅材料。

7.一种SiGe HBT双应变平面BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：

第一步、选取掺杂浓度为5×10¹⁴～5×10¹⁵cm^-3的P型Si片作为衬底；

第二步、在衬底表面热氧化一厚度为300～500nm的SiO₂层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成N型重掺杂埋层区域；

第三步、去除表面多余的氧化层，利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长Si外延层，厚度为2～3μm，N型掺杂，掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3，作为集电区；

第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15~25%，厚度为20~60nm，P型掺杂，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3，作为基区；第二层是未掺杂的本征Si层，厚度为10~20nm；第三层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基极和发射区；

第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO₂；

第六步、用湿法刻蚀掉表面的SiO₂和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180~300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；

第七步、用湿法刻蚀掉表面的SiO₂和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215~325nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；

第八步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300~500nm的SiO₂层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成基极接触区域；

第九步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为1×10¹⁷～5×10¹⁷cm^-3，形成发射区；

第十步、光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成集电极接触区域；并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT器件；

第十一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中，利用化学汽相淀积（CVD）的方法，在600～750℃，连续生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0，顶部Ge组分是15～25%，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3；第三层是Ge组分为1 5～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，作为NMOS器件的沟道，形成NMOS器件有源区；

第十二步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600～750℃，选择性外延生长二层材料：第一层是厚度为12～15nm的N型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组分为15～25%；第二层是厚度为3～5nm的本征弛豫Si层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO₂；

第十三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiO₂，作为NMOS器件和PMOS器件的栅介质层，然后再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的Poly-Si，刻蚀Poly-Si和SiO₂层，形成NMOS器件和PMOS器件的虚栅；

第十四步、光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）；

第十五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面上淀积一层厚度为3～5nm的SiO₂，利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分，形成NMOS器件和PMOS器件栅电极侧墙；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×10¹⁹～1×10²⁰cm^-3的NMOS器件源漏区；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×10¹⁹～1×10²⁰cm^-3的PMOS器件源漏区；

第十六步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为400～500nm的SiO₂层；利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiON，厚度为1.5~5nm；利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅，利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件和PMOS器件栅极；

第十七步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，  光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成MOS器件的漏极、源极和栅极以及双极器件的发射极、基极和集电极金属引线，构成导电沟道为22～45nm的SiGe HBT、双应变平面BiCMOS集成器件。