[发明专利]一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法

权利要求书

1.一种双多晶双应变混合晶面Si基BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均为应变Si MOS器件，双极器件为双多晶SiGe HBT。

2.根据权利要求1所述的双多晶双应变混合晶面Si基BiCMOS集成器件，其特征在于，NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。

3.根据权利要求1所述的双多晶双应变混合晶面Si基BiCMOS集成器件，其特征在于，PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。

4.根据权利要求1所述的双多晶双应变混合晶面Si基BiCMOS集成器件，其特征在于，NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。

5.根据权利要求1所述的双多晶双应变混合晶面Si基BiCMOS集成器件，其特征在于，SiGe HBT器件的基区为应变SiGe材料。

6.根据权利要求1所述的双多晶双应变混合晶面Si基BiCMOS集成器件，其特征在于，SiGe HBT器件的发射极和基极采用多晶硅材料。

7.一种双多晶双应变混合晶面Si基BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：

第一步、选取两片N型掺杂的Si片，其中一片晶面为（110），一片晶面为（100），两片掺杂浓度均为1~5×10¹⁵cm^-3，对两片Si片表面进行氧化，氧化层厚度为0.5~1μm；将晶面为（100）的一片作为上层的基体材料，并在该基体材料中注入氢，将晶面为（110）的一片作为下层的基体材料；采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；

第二步、将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；

第三步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底表面生长Si外延层，厚度为2～3μm，N型掺杂，掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3，作为集电区；

第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15~25％，厚度为20~60nm，P型掺杂，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3，作为基区；第二层是未掺杂的本征Si层，厚度为10~20nm；第三层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基极和发射区；

第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO₂；

第六步、用湿法刻蚀掉表面的SiO₂和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180~300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；

第七步、用湿法刻蚀掉表面的SiO₂和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215~325nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；

第八步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300~500nm的SiO₂层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成基极接触区域；

第九步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为1×10¹⁷～5×10¹⁷cm^-3，形成发射区；

第十步、光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成集电极接触区域。并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT器件；

第十一步、在衬底表面热氧化一层厚度为300～500nm的SiO₂层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3~5μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO₂，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；

第十二步、光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4～5.8μm的深槽，将中间的氧化层刻透；利用化学汽相淀积（CVD）方法，在600～750℃，在（110）晶面衬底的PMOS器件有源区上选择性外延生长七层材料：第一层是N型Si缓冲层，厚度为1.5～2.5μm，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的N型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁵cm^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5～10×10²⁰cm^-3，作为PMOS器件的漏区；第四层是厚度为3~5nm P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为第一P型轻掺杂源漏结构（P-LDD）层；第五层是厚度为22～45nm的N型应变Si作为沟道区，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第六层是厚度为3~5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为第二P型轻掺杂源漏结构（P-LDD）层；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5～10×10¹⁹cm^-3，作为PMOS器件的源区；

第十三步、光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9～2.8μm的深槽，利用化学汽相淀积（CVD）方法，在600～750℃，在（100）晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁵cm^-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为1～5×10¹⁶cm^-3；第四层是厚度为15～20nm的N型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS器件的沟道；

第十四步、在衬底表面利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiO₂缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂，形成PMOS器件漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO₂层，只保留PMOS器件漏沟槽侧壁SiO₂层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-SiGe，形成漏连接区；

第十五步、利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.5～0.9μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为PMOS器件栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10～30%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO₂层作为栅区，形成PMOS器件；

第十六步、刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为NMOS器件栅介质层；再淀积一层本征Poly-SiGe，厚度为100～300nm，Ge组分为10～30%，刻蚀NMOS器件栅极；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；在整个衬底淀积一厚度为3～5nm的SiO₂层，干法刻蚀掉这层SiO₂，作为NMOS器件栅极侧墙，形成NMOS器件栅极；

第十七步、在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1～5×10²⁰cm^-3；

第十八步、光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，光刻引线，构成导电沟道为22～45nm的双多晶、双应变混合晶面Si基BiCMOS集成器件。