[发明专利]一种基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件及制备方法

权利要求书

1.一种基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件，其特征在于，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件基区为SiGe材料。

2.根据权利要求1所述的基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件，其特征在于，NMOS器件的导电沟道是张应变Si材料，NMOS器件的导电沟道为平面沟道。

3.根据权利要求1所述的基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件，其特征在于，PMOS器件的导电沟道是压应变SiGe材料，PMOS器件的导电沟道为平面沟道。

4.根据权利要求1所述的基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件的晶面不同，其中NMOS器件的晶面为（100），PMOS器件的晶面为（110）。

5.根据权利要求1所述的基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件，其特征在于，PMOS器件采用量子阱结构。

6.根据权利要求1所述的基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件，其特征在于，SiGe HBT器件的发射极和基极采用多晶硅接触。

7.根据权利要求1所述的基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件，其特征在于，其制备过程采用自对准工艺，并为平面结构。

8.一种基于自对准工艺的混合晶面双多晶BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：

第一步、选取两片Si片，一块是N型掺杂浓度为1～5×10¹⁵cm^-3的Si（110）衬底片，作为上层有源层的基体材料，另一块是P型掺杂浓度为1～5×10¹⁵cm^-3的Si（100）衬底片，作为下层有源层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0.5~1μm，采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；

第二步、对上层有源层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；

第三步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3；

第四步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，将深槽内表面全部覆盖，最后淀积SiO₂将深槽内填满，形成深槽隔离；

第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500~700nm的SiO₂层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；

第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO₂层，厚度为20~40nm；第二层为P型Poly-Si层，厚度为200~400nm，掺杂浓度为1×10²⁰～1×10²¹cm^-3；

第七步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，厚度为200~400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO₂；

第八步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一SiN层，厚度为50~100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一SiN层，厚度为10~20nm，干法刻蚀掉发射窗SiN，形成侧墙；

第九步、利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15~25％，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3，厚度为20~60nm；

第十步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200~400nm，再对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极；

第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，在950～1100℃温度下，退火15～120s，进行杂质激活；

第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽相淀积（CVD）方法，在600～750℃，在（100）晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.3～2.1nm的P型SiGe渐变层，该层底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×10¹⁵cm^-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为0.5～5×10¹⁷cm^-3；第四层是厚度为8～20nm的P型应变Si层，掺杂浓度为0.5～5×10¹⁷cm^-3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO₂；

第十三步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻PMOS器件区域，利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS器件有源区上沿（100）晶面，选择性外延生长三层材料：第一层是厚度为200～400nm的N型Si缓冲层，掺杂浓度为0.5～5×10¹⁷cm^-3；第二层是厚度为8～20nm的N型SiGe应变层，Ge组分是15～25%，掺杂浓度为0.5～5×10¹⁷cm^-3，作为PMOS器件的沟道；第三层是厚度为3～5nm的本征弛豫Si帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO₂；

第十四步、光刻浅槽区，利用干法刻蚀工艺，在浅槽区刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离；

第十五步、在300～400℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO₂层，厚度为6～10nm，作为NMOS器件和PMOS器件的栅介质，再利用化学汽相淀积（CVD）方法，在600～750℃，在栅介质层上淀积一层厚度为100～500nm的本征Poly-SiGe作为栅电极，Ge组分为10～30%；光刻NMOS和PMOS器件栅介质与栅多晶，形成栅极；

第十六步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）区域；光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）区域；

第十七步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底上淀积一厚度为3～5nm的SiO₂层，用干法刻蚀掉这层SiO₂，形成NMOS器件和PMOS器件栅极侧墙；

第十八步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源区、漏区和栅极；

第十九步、在整个衬底上用化学汽相淀积（CVD）方法，在600～800℃，淀积300～500nm厚的SiO₂层；光刻出引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；溅射金属，光刻引线，构成MOS导电沟道为22～45nm的基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件。