[发明专利]一种混合晶面应变Si垂直沟道CMOS集成器件及制备方法

权利要求书

1.一种混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，器件衬底为SOI材料。

2.根据权利要求1所述的混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，NMOS和PMOS器件的导电沟道均为应变Si材料。

3.根据权利要求1所述的混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，NMOS的导电沟道为张应变Si材料，PMOS的导电沟道为压应变Si材料。

4.根据权利要求1所述的混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，NMOS的导电沟道为平面沟道，PMOS的导电沟道为垂直沟道。

5.根据权利要求1所述的混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，NMOS器件制备在晶面为（100）的衬底上，PMOS器件制备在晶面为（110）的衬底上。

6.一种权利要求1-5任一项所述的混合晶面应变Si垂直沟道CMOS集成器件及电路制备方法，其特征在于，包括如下步骤：

第一步、选取两片N型掺杂的Si片，其中一片晶面为（110），一片晶面为（100），两片掺杂浓度均为1～5×10¹⁵cm^-3，对两片Si片表面进行氧化，氧化层厚度为0.5～1μm；将晶面为（100）的一片作为上层基体材料，并在该基体材料中注入氢，将晶面为（110）的一片作为下层基体材料；采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；

第二步、将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；

第三步、光刻PMOS有源区，在PMOS有源区，利用干法刻蚀，刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽相淀积（CVD）方法，在600～750℃，在（110）晶面衬底的PMOS有源区上选择性外延生长七层材料：第一层是N型Si缓冲层，厚度为1.5～2.5μm，该层将深槽填满，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的N型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁵cm^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5～10×10²⁰cm^-3，作为PMOS的漏区，第四层是厚度为3~5nmP型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为第一P型轻掺杂源漏结构（P-LDD）层；第五层是厚度为22～45nm的N型应变Si作为沟道区，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为第二P型轻掺杂源漏结构（P-LDD）层；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5～10×10¹⁹cm^-3，作为PMOS的源区；

第四步、光刻NMOS有源区，利用化学汽相淀积（CVD）方法，在600～750℃，在（100）晶面衬底的NMOS有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁵cm^-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为1～5×10¹⁶cm^-3，第四层是厚度为15～20nm的N型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS的沟道；

第五步、利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，将深槽内表面全部覆盖，最后淀积SiO₂将深槽内填满，形成深槽隔离；

第六步、利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离；

第七步、在衬底表面利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiO₂缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.3～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂，形成PMOS漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO₂层，只保留PMOS漏沟槽侧壁SiO₂层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-SiGe，形成漏连接区；

第八步、利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.5～0.9μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为PMOS栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10～30%，将PMOS栅沟槽填满，再去除掉PMOS栅沟槽表面以外的Poly-SiGe和SiO₂层作为栅区，形成PMOS器件；

第九步、刻蚀出NMOS有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为NMOS栅介质层；再淀积一层本征Poly-SiGe，厚度为100～300nm，Ge组分为10～30%，刻蚀NMOS栅极；光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；在整个衬底淀积一厚度为3～5nm的SiO₂层，干法刻蚀掉这层SiO₂，作为NMOS栅极侧墙，形成NMOS栅极；

第十步、在NMOS有源区进行N型磷离子注入，自对准生成NMOS的源区和漏区，使源区和漏区掺杂浓度达到1～5×10²⁰cm^-3；

第十一步、光刻出PMOS的源、漏和栅极引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS和PMOS金属接触；用化学汽相淀积（CVD）方法，在600～800℃，在NMOS和PMOS有源区上生长SiO₂层，光刻引线窗口，溅射金属，光刻引线，构成导电沟道为22～45nm的具有混合晶面的垂直沟道应变Si CMOS集成器件及电路。