[发明专利]与体硅衬底绝缘的半导体器件结构及其形成方法

说明书

技术领域

本发明的实施例总体上涉及半导体制造，且具体而言，涉及一种与体硅衬底绝缘的半导体器件结构及其形成方法。

背景技术

集成电路中持续增大的器件密度致使器件性能和成本的不断改进。为了有利于器件密度的进一步增大，不断需要新技术以允许半导体器件的特征尺寸减小。

用以有利于器件密度增大的一类半导体器件为鳍式场效应晶体管（fin field effect transistor）或finFET。不同于较为传统的平面晶体管，finFET为三维结构，其中，晶体管的体由一般称作“鳍（fin）”的垂直结构形成，并且晶体管的栅极形成在fin的两侧或更多侧。finFET一般允许对短沟道FET器件电流进行较好的栅极控制，并且因此有利于集成电路中的器件密度增大，而不降低器件性能或增大功耗。

finFET的设计和制造中的重要缺点在于每个finFET器件一般均需要以两种方式电隔离。第一，每个finFET均需要与相邻的finFET隔离；第二，由于源极-漏极分离（decouple）防止或最小化了源极和漏极之间的截止态泄漏，所以特定的finFET器件中的源极和漏极需要相互隔离，以确保源极-漏极分离。为此，为了提供这样的电隔离，使用额外的处理步骤将finFET制造在了（1）绝缘体上硅（SOI）晶片或（2）体硅衬底上，以在fin和fin下面的高掺杂硅层之间形成介电层。在第一种情况下，SOI晶片上的finFET的fin结构由位于掩埋隔离层上方的硅层形成，该掩埋隔离层通常为二氧化硅层。每个fin因而均借助fin下方的掩埋隔离层而与相邻的fin隔离。同样，SOI晶片上的特定finFET的源极和漏极也通过该掩埋隔离层而相互分离。在第二种情况下，体硅衬底上的finFET形成为在fin之间具有厚隔离层，例如二氧化硅。每个fin因而均借助fin之间的隔离层而相互分离。另外，通常通过离子注入在每个fin下面形成高掺杂硅层，以减小经由位于fin下方的半导体衬底的体半导体材料而发生的源极和漏极之间的泄漏。

上述方法中每一个均具有明显的缺点。尽管SOI晶片的使用为finFET提供了所需要的隔离，但与体硅晶片相比，为SOI晶片所增加的成本会过高。例如，SOI晶片通常要花费体硅晶片的两倍到三倍之多。另外，SOI晶片的使用与所有半导体制造工艺都不兼容。当在体半导体衬底上形成finFET时，用以在体硅衬底上形成finFET的额外的工艺步骤对蚀刻较高的fin以及在fin之间形成厚隔离层提出了工艺挑战，其导致较低的器件密度。此外，fin下面的高掺杂硅层导致电学特性恶化，即，较低的电流密度和/或较高的导通电压。

如上所述，本领域需要一种与体硅衬底隔离的半导体器件结构及其形成方法。

发明内容

本发明的一个实施例提出一种形成在半导体衬底上并与半导体衬底电隔离的半导体器件结构及其形成方法。该结构为由半导体衬底材料构成的半导体器件的一部分，并通过绝缘阻挡层与该半导体衬底的其余部分电隔离。该绝缘阻挡层通过氧化半导体衬底中未被氧化阻挡层所保护的部分的各向同性氧化工艺而形成。

本发明的一个优点在于，由具有下层电隔离层而获益的半导体器件，例如低泄漏finFET器件，可以由体硅晶片而不是由绝缘体上硅晶片制得。另外，本发明的实施例允许用与绝缘体上硅晶片不兼容的半导体制造工艺形成器件，以有利地使用下层电隔离层。

附图说明

为了能够详细地理解本发明的上述特征，可以参考实施例对上面所简要说明的本发明进行更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对本发明范围的限制，本发明可以适用于其他等效的实施例。

图1是根据本发明实施例的鳍式场效应晶体管（finFET）的示意性立体图；

图2是在图1中截面2-2处所截取的图1所示的finFET器件的横截面视图；

图3是在图2中截面3-3处所截取的图1所示的finFET的横截面视图；

图4A-E示出了依据本发明一个实施例而形成的电绝缘阻挡层200的示意性侧视图；

图5A-C示出了根据本发明一个实施例的来自在图2中截面3-3处所截取的横截面视图中的体半导体衬底的视图；

图6是根据本发明实施例的具有多个fin结构的finFET器件的示意性立体图；以及

图7示出了根据本发明实施例的用于在半导体衬底上形成器件的方法步骤的流程图。