[发明专利]半导体装置及其测试方法

说明书

本申请是2007年3月22日提交的申请号为200710088744.3、发明名称为“半导体装置及其测试方法”之申请的分案申请。

技术领域

本发明涉及将逻辑芯片和存储器芯片集成到共同封装中的SiP（系统级封装）半导体装置，以及用于该装置的测试方法。

背景技术

BIST（内置的自测试）是半导体装置的一种测试方法，其使用放置在器件内部的测试模式生成器、测试模式压缩器、以及比较器等来进行自测试。在BIST中，测试模式生成器生成要提供给测试目标电路的测试模式，测试模式压缩器对来自测试目标电路的输出模式进行压缩，并且比较器将经过压缩的测试模式与期望的输出模式进行比较，从而完成对测试目标电路的测试。

日本未审专利申请公开第2003-77296号（Ishikawa）公开了将逻辑芯片和存储器芯片集成到共同封装中的SiP半导体装置。该半导体装置将存储器芯片测试电路（BIST电路）和选择器-输入/输出电路放置在逻辑芯片的内部，从而通过BIST来完成存储器芯片的测试。

图9示出了Ishikawa所讲述的半导体装置的总体结构。该半导体装置将逻辑芯片202和存储器芯片203集成到共同封装201中。逻辑芯片202包括有逻辑电路202A、存储器芯片测试电路204和选择器-输入/输出电路202C。选择器-输入/输出电路202C进行切换选择，以便在正常操作期间激活逻辑电路202A并且在存储器芯片203的测试期间激活存储器芯片测试电路204，以便选择的电路能够访问存储器芯片203。

存储器芯片203的测试方法是：逻辑芯片202中的存储器芯片测试电路204生成用于存储器芯片203的测试数据、地址和控制信号，将到存储器芯片203的写数据和读数据进行比较，并且输出比较结果。因此，该相关技术的半导体装置将进行BIST的BIST电路放置在逻辑芯片202中。

图10为如图9所示的存储器芯片测试电路204的内部框图。该电路响应于开始输入信号和控制数据信号249，顺序地激活初始化电路246、自测试电路247和测试模式设置电路248。然后，在该电路中，存储器芯片控制电路241生成用于存储器芯片203的写数据W-DATA、地址Add和控制信号CNT，并且将这些信号提供给存储器芯片203，从而执行写操作。在存储器芯片203的读操作期间，确定电路242、OR门243和触发器244将从存储器芯片203输出的读数据R-DATA与在存储器芯片控制电路241中生成的期望值数据EXV进行比较，并且通过测试结果信号引脚250来输出比较结果。

图11和图12分别示出了如图9所示的选择器-输入/输出电路202C的第一和第二典型内部结构。该电路选择在正常操作期间来自逻辑电路202A的存储器访问信号S1，在存储器芯片测试期间来自存储器芯片测试电路204的测试访问信号S2，以及在逻辑电路测试期间来自功能宏块231的信号S3，从而能够访问存储器芯片203。

具体地说，图11中所示的选择器-输入/输出电路202C包括：选择器251，用于从存储器访问信号S1、测试访问信号S2和来自功能宏块231的信号S3中选择一个；触发器252，用于临时保持这些信号；以及输出缓存器253，用于通过输出引脚223、224和225来输出保持在触发器252中的信号。选择器251除了能够选择上述的存储器访问信号S1和测试访问信号S2以外，还能够选择来自功能宏块231的信号S3。选择器251根据图中未示出的选择信号来从信号S1、S2和S3中选择一个。

选择器-输入/输出电路202C还包括用于输入来自存储器芯片203的读数据DATA的输入缓存器254，以及用于保持该数据的触发器255。触发器255的输出被提供给逻辑电路202A、存储器芯片测试电路204和逻辑电路202A中的功能宏块231。

另一方面，在如图12所示的选择器-输入/输出电路202C中，选择器被分成选择器251B，用于从测试访问信号S2和用于逻辑电路测试的信号S3中选择一个；以及选择器251A，用于在正常操作期间从由选择器251B选择的信号和来自逻辑电路202A的访问信号S1中选择一个。选择器251A的输出被直接供应给输出缓存器253。此外，用于在正常操作期间暂时保持访问信号S1的触发器252、用于暂时保持来自存储器芯片测试电路的测试访问信号S2的触发器255和用于暂时保持用于在晶片状态的逻辑电路测试的信号S3的触发器256被放置在选择器251A和251B的前一级中。输入电路的结构为输入缓存器254的输出被供应到触发器252、255和256。