[发明专利]用于特殊相关应用的修改型平衡吞吐量数据路径架构

说明书

相关申请信息

本申请涉及[代理案号11-BJ-0648]“Novel Data Accessing Method to Boost Performance of FIR Operation on Balanced Throughput Data-Path Architecture”，该申请在法律可允许的最大程度上通过引用而全文并入本文。

技术领域

这里描述的本发明涉及用于实现数字信号处理(DSP)操作的系统架构、装置和方法。更具体而言但是并非排它地，本发明涉及用于实现涉及到乘法累加(MAC)计算的DSP操作(比如有限冲激响应(FIR)滤波、卷积、相关和其它DSP操作)的系统、装置和方法。其它科学领域也使用MAC操作，例如物理科学的数值仿真。

背景技术

在信号处理(尤其是数字信号处理)领域中，许多必需操作是有限冲激响应(FIR)滤波器(也称为加权平均)的形式。在这一公知操作中，值的有限集合(也称为滤波器系数或者抽头加权值)h(k)(k＝0，...，N-1)和输入数据序列的值x(k)用来按照规则创建输出序列值y(n)。由于每次将n递增1都将输入值的所选集合移位1；所以这一过程也称为滑动窗求和。为了计算每个y(n)，首先将系数和输入值的配对相乘、然后相加求和，这称为乘法累加(MAC)的过程。

信号处理中常用的其它已知计算类型涉及到与FIR操作相似、但是涉及到两个数据信号的相关计算。一个示例是自相关操作，其中比较信号x(m)与它本身的移位版本x(m+n)以按照公式创建自相关信号。清楚的是这样的相关计算也使用许多MAC操作。

FIR和相关操作在信号处理中广泛用来选择数据所需频率、去除噪声、计算信号的功率谱密度以及其它应用。如等式的形式所示，这些操作很好地适合在计算机硬件上实现。为了实现FIR滤波器操作，向专用存储器阵列中加载滤波器系数，然后对于每个值y(n)而言，向第二存储器阵列中加载输入的对应部分，并且对对准的值逐对执行MAC操作。为了实现自相关，向存储器中连续加载两个信号的值。

尽管可以并且经常是通过软件在通用计算机过程中完成实现FIR和相关操作，但是许多信号处理应用需要操作的很快计算。这些情况经常需要在专用数字硬件(比如数字信号处理器(DSP))上、在可重新配置平台(比如现场可编程门阵列(FPGA))上、或者在专用集成电路(ASIC)上的专用实现。在这一水平上，硬件实现方式的具体细节(比如如何代表并且内部存储值、它们的数据类型、数据总线大小等)对于获得很高速操作而言变得重要。高效硬件实施的一个目标是让MAC操作出现于每个周期。实现甚至更高MAC速率尤其是值得的。

在图1中示出了本领域已知的、一种用于实现快速FIR操作的一般方法和系统。数据或者系数经过地址生成器(AG)从系统的存储器移动并且存储于系统的快速可访问存储器位置(称为寄存器文件(Reg文件))。在每个周期中，从Reg文件移动两个值进入MAC单元，并且计算它们的乘积并且求和成累加值并且回写到累加寄存器位置。

对于进行中的正常操作而言，必须有向Reg文件中读取的数据量与MAC单元消耗的数据量的平衡。另外，进入MAC单元的数据值必须完整；如果访问对于MAC单元而言必需的数据值有延迟，则它必须等待一个(或者多个)周期直至它获得用于乘法和累加计算的完整数据值。这样的暂停称为冒泡周期。它代表系统的整体操作的效率低下。防止这样的低效率是本发明的一个总体目标。另一目标是创建如下架构，在该架构中可以在一个周期中执行的多于一个MAC操作。另一目标是处置地址未对准用于执行相关型计算。

发明内容

在图1中示出了已知的现有技术平衡吞吐量架构。然而它具有限制，因为冒泡周期可能经常出现足以减少总体效率。在图2中示出了一种针对地址未对准的解决方案，其中地址生成器产生两个系统存储器地址，该地址生成器将两个端口用于读取和写入操作。图3示出了使用另一架构以解决地址未对准而未使用图2的AG架构。图3的架构代之以使用图4的AG架构。图3的架构适合于在实现FIR操作期间避免冒泡周期。

在图7中示出了本发明的架构，并且该架构适合用于在实现相关操作时避免存储器未对准问题。

例如包括采样信号的值的数据被存储于系统的大型存储器储存器(经常为随机存取存储器，并且这里称为系统存储器)中。由于需要来自系统存储器的各种值用于FIR或者相关计算，所以AG将值从系统存储器移入架构的寄存器存储器文件系统，该系统包括MAC执行单元快速可访问的存储器。