[发明专利]一种形成无负载效应大尺寸沟槽的方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种形成无负载效应大尺寸沟槽的方法。

背景技术

金属硬掩膜单大马士革沟槽刻蚀工艺是芯片后段铜线互联工艺中的关键步骤，当刻蚀完成的沟槽进行铜的填充和研磨后形成第一层铜线，并与下层的接触孔（contact）相连，其刻蚀主体一般为低介电常数的氧化硅或含F氧化硅（FSG）薄膜。

图1-5是本发明背景技术中金属硬掩膜单大马士革沟槽刻蚀的工艺流程结构示意图；如图1-5所示，在含F氧化硅薄膜的单大马士革沟槽刻蚀工艺中，在层间介质层（inter layer dielectric，简称ILD）11上从下至上顺序依次制备氮化硅（SiN）层12、FSG层13、金属硬掩膜层（TiN）14和氧化硅层15，旋涂光刻胶曝光、显影后去除剩余光刻胶形成光阻，并以该光阻为掩膜依次刻蚀氧化硅层15和金属硬掩膜层（TiN）14至FSG层13，去除光刻胶后，形成小关键尺寸（critical dimension，简称CD）的凹槽16和大CD的凹槽17；然后，再以剩余的金属硬掩膜层（TiN）141和氧化硅层151为掩膜依次进行主刻蚀（main etch，简称ME）工艺、过刻蚀（over etch，简称OE）工艺和阻挡层刻蚀（Liner Remove，简称LRM）工艺，最后进行刻蚀后处理（post etch treatment，简称PET）工艺，以形成最终的互联结构；其中，ME是完成FSG层13的刻蚀，而OE则是利用氮化硅层12的高刻蚀选择比，使不同沟槽尺寸的刻蚀深度基本达到一致，保证所有刻蚀区域的FSG均刻蚀干净，LRM是对氮化硅阻挡层12的刻蚀，要求其刻蚀干净，并保证一定的ILD损失；最后进行的PET是去除含F聚合物，避免其与TiN反应生成难以去除的聚合物，成为刻蚀缺陷。

但是，单大马士革沟槽刻蚀工艺会产生负载效应，其主要体现在两个方面：第一，在氧化硅沟槽刻蚀时，大尺寸刻蚀区域（如凹槽17）刻蚀剂浓度比小尺寸刻蚀区域（如凹槽16）的刻蚀剂浓度小，刻蚀速率慢，尺寸差别越大，这种差异越突出；第二，在氧化硅沟槽刻蚀时，由于使用生成聚合物较多的低氟碳比的气体来保证刻蚀侧壁形貌，如C₄F₈，C₄F₆等气体，会使大尺寸刻蚀区域由于刻蚀反应更剧烈，生成的聚合物更多，刻蚀速率变慢，加上大尺寸刻蚀区域边缘的离子反射作用从而造成大尺寸刻蚀区域形成中间高，两边低的刻蚀形貌。在这两种效应的共同作用下，使得小尺寸沟槽刻蚀速度最快，大尺寸沟槽两边刻蚀速率其次，中间刻蚀速率最慢，尺寸差别越大，这种刻蚀速率差别就越明显和难以克服。为了保证小尺寸沟槽的ILD损失不能太大，就需要控制过刻蚀的时间，为了保证大尺寸沟槽的中间氮化硅能刻蚀干净，过刻蚀的时间又必须足够，如果大小尺寸沟槽的刻蚀速率差别太大，则这种工艺调试的窗口会很小，极端情况会导致大尺寸沟槽中间的氮化硅的残留，从而引起连接失效。

如图3所示，在进行主刻蚀工艺后，形成的小尺寸通孔161的底部已经部分刻蚀至剩余的氮化硅（SiN）层121中，而大尺寸通孔171的底部还位于剩余FSG层131中，且形成中间凸起的残余FSG 18；如图4所示，继续进行过刻蚀工艺后，形成的大尺寸通孔172的底部虽然部分刻蚀至剩余的氮化硅（SiN）层122，但仍存在残留FSG 181，此时，形成的小尺寸通孔162的底部已经刻蚀至较深的剩余氮化硅（SiN）层122中；如图5所示，最后进行刻蚀阻挡层刻蚀工艺后，形成的小尺寸通孔163位于剩余的层间介质层111，而大尺寸通孔173的底部则还残留有氮化硅19，从而引起连接失效，造成产品良率的降低。

发明内容

本发明公开了一种形成无负载效应大尺寸沟槽的方法，其中，包括以下步骤：

步骤S1：在一半导体结构上，从下至上顺序依次沉积层间介质层、阻挡层、低介电常数介质层、金属硬掩膜和氧化物层后，继续光刻工艺，于所述氧化物层的上表面形成光阻；

步骤S2：以所述光阻为掩膜，依次刻蚀所述氧化物层和所述金属硬掩膜至所述低介电常数层，去除光阻后，形成小尺寸和大尺寸的接触孔凹槽；

步骤S3：沉积介质层充满所述接触孔凹槽并覆盖剩余氧化物层，采用研磨工艺去除部分所述介质层至所述剩余氧化物层的上表面，并继续研磨去除所述剩余氧化物层和部分剩余金属硬掩膜，以在具有大尺寸的接触孔凹槽内剩余的介质层的上表面形成碟陷；

步骤S4：继续单大马士革沟槽刻蚀工艺，以形成无负载效应的大尺寸沟槽。