[发明专利]基于FPGA的可配置的时钟频率合成装置

说明书

技术领域

本发明涉及一种基于FPGA的可配置的时钟频率合成装置，属于收发器的发送时钟设计技术领域。

背景技术

光纤通道技术中涉及的光电转换部分通常使用集成模块SFP（Small Form Factor Pluggable）实现，而电信号数据在输入到SFP前和从SFP输出后分别需要进行数据的并串和串并转换。目前实现该转换过程主要有两种方式，一是采用单独的并串-串并转换芯片SerDes（Serializer/Deserializer）芯片实现，这种方式由于使用了额外的芯片，会增加板卡体积和系统不稳定因素，还会使逻辑设计变得复杂；另一种是采用FPGA内嵌的收发器硬核接口ALT2GXB，调用FPGA厂商提供的IP核实现该收发器硬核接口逻辑，本方式集成度高，有利于开展后续逻辑设计和提高系统稳定性，应用广泛。

若采用IP核实现收发器硬核接口逻辑，需要给FPGA提供一个本地的高精度参考时钟，作为收发器的发送时钟。时钟恢复单元CRU（Clock Recovery Unit）可以从接收数据中恢复出时钟信号，作为收发器的接收时钟。一些设计中使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，也就不能正确输出接收数据。

发明内容

本发明是为了解决使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，因而不能正确输出接收数据的问题，提供一种基于FPGA的可配置的时钟频率合成装置。

本发明所述基于FPGA的可配置的时钟频率合成装置，它包括时钟发生单元、频率合成单元、频率合成控制逻辑单元和收发器，

时钟发生单元的时钟信号输出端连接频率合成单元的时钟信号输入端，频率合成单元的控制信号输入端连接频率合成控制逻辑单元的控制信号输出端，频率合成单元的两对设定频率的差分时钟信号输出端与收发器的两对发送时钟信号输入端一一对应连接，所述频率合成单元和收发器均为FPGA内部的功能单元，频率合成控制逻辑单元内部提供21位的配置寄存器，该配置寄存器通过FPGA内部的其他逻辑单元或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成；

所述21位数据在解析后以测试寄存器T、N分频寄存器和M分频寄存器的形式输出。

所述时钟发生单元采用25MHz无源晶振和10MHz有源晶振实现，所述25MHz无源晶振和10MHz有源晶振作为频率合成单元的时钟源，分别连接到频率合成单元的晶振输入和测试时钟输入。

频率合成单元使用美国IDT公司的ICS8430I-61实现。

FPGA使用Altera公司的EP2SGX90E系列实现。

所述频率合成控制逻辑单元的逻辑控制采用Verilog语言实现，频率合成控制逻辑单元包括配置寄存器、解析容错处理机、串行装载状态机、并行装载状态机和未工作状态机；

解析容错处理机用于对配置寄存器接收的21位配置数据进行解析，将解析后得到的14位配置数据分别赋值给相应的测试寄存器T、N分频寄存器和M分频寄存器，并判断所有配置数据是否存在错误，对存在错误的数据根据其所属发送寄存器及数据错误类型输出预设默认值，然后输出频率合成单元时钟源选择信号xtal_sel和pll选择信号vco_sel；同时根据21位配置数据确定频率合成单元的工作模式，再根据已确定的工作模式，对串行装载标志信号serial_load_flag和并行装载标志信号para_load_flag正确赋值，供频率合成控制逻辑单元使用，

当频率合成单元的复位输入信号s_mr无效，且串行装载标志信号serial_load_flag为1时，进入串行装载状态机，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以串行的方式输出，完成对频率合成单元的配置；

当频率合成单元的复位输入信号s_mr无效，且并行装载标志信号para_load_flag为1时，进入并行装载状态机，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以并行的方式输出，完成对频率合成单元的配置；

如果串行装载标志信号serial_load_flag和并行装载标志信号para_load_flag都为0，进入未工作状态机。

所述串行装载状态机包括五种状态，分别为等待状态、开始状态、移位状态、读取状态和结束状态：

等待状态：检测频率合成控制逻辑单元的复位信号rst_n、串行装载标志信号serial_load_flag和并行装载标志信号para_load_flag，