[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种形成双应力层的方法。

背景技术

当半导体制造工艺的节点达到90nm及以下时，应力技术（Stress Engineering）被广泛使用以提高半导体器件沟道区中的载流子迁移率。对于CMOS而言，通常在其衬底上形成双应力层来提高其沟道区中的载流子迁移率，其中，拉应力层用于提高NMOS沟道区中的电子迁移率，压应力层用于提高PMOS沟道区中的空穴迁移率。然而，在形成所述双应力层时，构成所述双应力层的拉应力层和压应力层在二者的交汇处存在相互重叠的部分。所述相互重叠的部分将会产生一边界邻近效应，该效应将导致沟道区中的载流子迁移率的显著下降。同时，所述相互重叠的部分还将对后续的接触孔蚀刻工艺的实施造成一定程度的困扰。

为解决上述问题，现有技术提出了一种形成所述双应力层的方法：首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100上形成有栅极结构，在所述栅极结构的两侧形成有紧靠所述栅极结构的侧壁结构，所述半导体衬底100中的隔离结构101将所述半导体衬底100分为NMOS部分和PMOS部分，接下来，在所述半导体衬底100上依次形成一拉应力层102和一氧化物层103，所述氧化物层103的厚度远大于所述栅极结构的高度；接着，如图1B所示，去除覆盖所述PMOS部分的拉应力层102和氧化物层103，然后，在所述半导体衬底100上形成一压应力层104，形成在所述半导体衬底100上、所述栅极结构顶部以及覆盖所述NMOS部分的氧化物层103的顶部的压应力层104的厚度要大于形成在所述侧壁结构上和覆盖所述NMOS部分的氧化物层103的侧部上的压应力层104的厚度；接着，如图1C所示，各向同性蚀刻所述压应力层104，以去除形成在所述侧壁结构上和覆盖所述NMOS部分的氧化物层103的侧部上的压应力层104，所述蚀刻过程结束后，在所述拉应力层102和所述压应力层104相接触的位置形成一自对准界面105;接着，如图1D所示，在所述半导体衬底100上形成一氧化物层106，所述氧化物层的厚度很薄，足以覆盖CMOS的表面即可，接下来，形成一图案化的光刻胶层107，以覆盖所述PMOS部分以及覆盖所述NMOS部分的压应力层104的一部分;接着，如图1E所示，以所述图案化的光刻胶层107为掩膜，去除暴露出来的氧化物层106，然后，采用各向同性蚀刻工艺去除覆盖所述NMOS部分的压应力层104;接着，如图1F所示，去除所述图案化的光刻胶层107，然后，去除所述氧化物层106的其余部分和覆盖所述NMOS部分的氧化物层103。接下来，可以实施后续工艺完成CMOS的制造，所述后续工艺与传统的CMOS制造工艺完全相同。

在上述工艺过程中，形成所述自对准界面105的同时，形成在所述PMOS部分的栅极结构两侧的侧壁结构上的压应力层104被去除，由此将减弱压应力层104对所述PMOS部分的沟道区施加的应力。因此，需要提出一种方法，在形成所述自对准界面105的同时，形成在所述PMOS部分的栅极结构两侧的侧壁结构上的压应力层104不被去除。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括以下步骤：

a)提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区和所述PMOS区上形成有栅极结构，且在所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构；

b)在所述半导体衬底上依次形成一具有拉应力的应力层和一厚氧化物层，以覆盖所述NMOS区和所述PMOS区；

c)去除覆盖在所述PMOS区的氧化物层和具有拉应力的应力层；

d)形成一具有压应力的应力层，以覆盖所述PMOS区和所述NMOS区；

e)形成一牺牲层，以覆盖所述具有压应力的应力层；

f)回蚀刻所述牺牲层，以露出位于覆盖在所述NMOS区的氧化物层的顶部的具有压应力的应力层；

g)去除所述位于覆盖在所述NMOS区的氧化物层的顶部和侧壁上的具有压应力的应力层；

h)去除所述牺牲层和所述氧化物层。

进一步，采用化学气相沉积工艺实施所述步骤b)。

进一步，所述具有拉应力的应力层的材料为氮化硅。

进一步，所述厚氧化物层的厚度为5000-10000埃。

进一步，所述步骤c)包括以下步骤：在所述氧化物层上形成一图案化的光刻胶层，以遮蔽所述NMOS区；采用等离子体各向同性蚀刻工艺去除覆盖在所述PMOS区的氧化物层和具有拉应力的应力层；采用灰化工艺去除所述光刻胶层。