[发明专利]用于FinFET的结构

说明书

技术领域

本发明涉及半导体领域，更具体地，涉及用于FinFET的结构。

背景技术

由于多种电子部件(例如晶体管、二极管、电阻器、电容器等)的集成密度连续提高，半导体产业经历了迅速成长。对于大部分而言，这种集成密度的提高源于最小特征尺寸的不断减少，这允许更多部件集成到给定的区域中。然而，更小特征尺寸可能导致更多漏电流。由于对甚至更小电子器件的需求近来已经增长，所以对减少半导体器件的漏电流的需求也在增长。

在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区域包括漏极、源极、连接在漏极与源极之间的沟道区域和位于沟道顶部的栅极，用于控制沟道区域的导通和截止状态。当栅极电压大于阈值电压时，在漏极与源极之间建立传导沟道。因而，使电子或者空穴在漏极与源极之间移动。另一方面，当栅极电压小于阈值电压时，理想地截止沟道，并在漏极与源极之间没有流动的电子或者空穴。然而，随着半导体器件持续缩小，由于短沟道泄漏效应，栅极不能完全控制沟道区域(尤其是沟道区域中远离栅极的部分)。因而，在半导体器件缩放成深度亚-30纳米尺度之后，常规平面晶体管的对应短栅极长度可能导致栅极不能充分截断沟道区域。

随着半导体技术的发展，出现了鳍式场效应晶体管作为进一步减少半导体器件漏电流的有效替代。在FinFET中，包含漏极、沟道区域和源级的有源区域从设置有FinFET的半导体衬底的表面突起。从截面图上看，FinFET的有源区域(诸如，鳍)为矩形。此外，FinFET的栅极结构将有源区域沿三侧包围起来，形成如倒立的“U”。因此，沟道对栅极结构的控制更强。减少了传统的平面晶体管的短沟道泄漏影响。同样，当FinFET关断时，栅极结构可以更好的控制沟道，以便减少漏电流。

发明内容

为解决上述问题，本发明提供了一种装置，包括：隔离区域，形成在衬底中；鳍线，形成在衬底中，其中：鳍线被第一栅电极结构包围，以形成第一晶体管；并且鳍线的末端为锥形形状，鳍线包括：沟道，连接在第一晶体管的第一漏极/源极区域与第二漏极/源极区域之间；以及第二栅电极，包围鳍线，以形成伪晶体管。

其中：鳍线的末端嵌入在第二栅电极中。

其中：鳍线的末端延伸到第二栅电极外以形成浮置节点，并且第二栅电极被配置成使得：在鳍线和第二栅电极形成n型晶体管时，第二栅电极连接至地；以及在鳍线和第二栅电极形成p型晶体管时，第二栅电极连接到高电压。

其中：第一漏极/源极区域、第二漏极/源极区域和沟道形成p型FinFET；以及第一漏极/源极区域和第二漏极/源极区域的外延生长材料选自由SiGe、SiGeC、Ge、Si、III-V化合物半导体材料以及它们的任何组合所组成的组中。

其中：第一漏极/源极区域、第二漏极/源极区域和沟道形成n型FinFET；以及其中，第一漏极/源极区域和第二漏极/源极区域的外延生长材料选自由SiP、SiC、SiPC、Si、III-V化合物半导体材料以及它们的任何组合所组成的组中。

其中，隔离区域是浅沟槽隔离结构。

其中：在鳍线的第一横截面中，鳍线具有大于86度的底部内角。

其中：在鳍线的第二横截面中，鳍线的末端具有小于83度的底部内角。

此外，还提供了一种系统，包括：第一连续鳍线，被第一存储器单元的第一传输门晶体管和第一下拉晶体管以及第二存储器单元的第三传输门晶体管和第三下拉晶体管共享；第二连续鳍线，被第一存储器单元的第二传输门晶体管和第二下拉晶体管以及第二存储器单元的第四传输门晶体管和第四下拉晶体管共享；多条不连续鳍线，用于第一存储器单元和第二存储器单元的上拉晶体管，以及其中：不连续鳍线被第一栅电极结构包围以形成上拉晶体管；并且不连续鳍线的末端为锥形形状；以及第二栅电极，包围不连续鳍线，以形成伪晶体管。

其中：不连续鳍线的第一端连接至一电压；以及不连续鳍线的第二端嵌入在第二栅电极中。

其中：在鳍线的第一横截面中，鳍线具有大于86度的底部内角；以及在鳍线的第二横截面中，鳍线的第一端和第二端具有小于83度的底部内角。

其中：第一横截面包括第一深度；以及第二横截面包括第二深度，其中，第一深度是第二深度的1.3倍。

其中：第一横截面包括第一深度和第二深度；以及第二横截面包括第三深度。

其中：第二深度是第一深度的2倍；以及第二深度是第三深度的1.3倍。