[发明专利]一种多路服务器动态链路配置装置和方法有效
申请号: | 201210272129.9 | 申请日: | 2012-08-01 |
公开(公告)号: | CN102880583A | 公开(公告)日: | 2013-01-16 |
发明(设计)人: | 王恩东;胡雷钧;李仁刚 | 申请(专利权)人: | 浪潮(北京)电子信息产业有限公司 |
主分类号: | G06F15/163 | 分类号: | G06F15/163;G06F11/30 |
代理公司: | 北京安信方达知识产权代理有限公司 11262 | 代理人: | 栗若木;曲鹏 |
地址: | 100085 北京市海*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 服务器 动态 配置 装置 方法 | ||
技术领域
本发明涉及高端服务器领域,具体涉及一种多路服务器动态链路配置装置和方法。
背景技术
随着计算机技术和集成电路技术的飞速发展,为了满足经济社会发展的需要,高端服务器系统成为制约社会发展关键领域的瓶颈之一。庞大的数据计算和数据分析,复杂的图形分析和科学预算等信息领域对服务器系统的性能要求极高。因此需要构建庞大的多路服务器系统,以便更好适应当今各领域的应用需求,但是另一方面也陷入了多路服务器系统处理器间互连验证以及系统关键芯片组验证平台设计的技术难题中。
发明内容
为了合理的验证多路服务器系统结构,实现各个处理器之间的互连通信,本发明提出一种多路服务器动态链路配置装置和方法。
为了解决上述技术问题,本发明提供了一种多路服务器动态链路配置装置,包括配置模块、链路初始化控制模块和多个处理器逻辑接口,
所述处理器逻辑接口用于根据配置模块的配置与所对应的处理器接通;
所述配置模块用于为每个处理器配置一个与所述处理器对应的处理器逻辑接口,并在处理器与所对应的处理器逻辑接口之间建立接口链路;
所述链路初始化控制模块用于根据各个处理器之间的预连接链路配置各个处理器逻辑接口的内部互连链路,使得各个处理器通过与所对应的处理器逻辑接口的接口链路、各个处理器逻辑接口的内部互连链路建立所述预连接链路;
所述接口链路为处理器与处理器逻辑接口之间的通信链路,所述内部互连链路为两个处理器逻辑接口之间的逻辑通信链路。
进一步地,所述各个处理器之间的预连接链路为各个处理器的直连链路,所述直连链路为每两个处理器之间的通信链路。
进一步地,所述链路初始化控制模块和多个处理器逻辑接口,利用FPGA实现。
进一步地,所述配置模块还用于在配置各个处理器与处理器逻辑接口之间的接口链路之前,配置各个处理器的直连链路,所述直连链路为每两个处理器之间的通信链路。
进一步地,所述链路初始化控制模块还用于在全部内部互连链路建立后,向配置模块反馈一个链路完结信号;
所述配置模块还用于在接收到链路完结信号后,断开部分或者全部直连链路。
进一步地,所述配置装置还包括监控模块,
所述监控模块用于监控链路初始化控制模块和多个处理器逻辑接口的工作状态,当任意一个或者多个处理器逻辑接口和/或链路初始化控制模块工作异常时,发出警告。
进一步地,所述工作状态包括各个处理器与对应的处理器逻辑接口的接口链路连接状态和各个处理器逻辑接口的内部互连链路连接状态;所述工作异常是指任意一个处理器与对应的处理器逻辑接口的接口链路或者任意一个处理器逻辑接口的内部互连链发生故障或者初始化不成功。
为了解决上述技术问题,本发明还提供了一种多路服务器动态链路配置方法,包括:
步骤A、配置每个处理器与所对应的处理器逻辑接口之间的接口链路;
步骤B、配置各个处理器逻辑接口的内部互连链路;
所述接口链路为处理器与处理器逻辑接口之间的通信链路,所述内部互连链路为两个处理器逻辑接口之间的逻辑通信链路。
进一步地,在步骤A之前,还包括:配置各个处理器的直连链路,所述直连链路为每两个处理器之间的通信链路。
进一步地,在步骤B之后,还包括:断开部分或者全部直连链路。
进一步地,所述方法还包括监控链路初始化控制模块和多个处理器逻辑接口的工作状态,当任意一个或者多个处理器逻辑接口和/或链路初始化控制模块工作异常时,发出警告。
进一步地,所述工作状态包括各个处理器与对应的处理器逻辑接口的接口链路连接状态和各个处理器逻辑接口的内部互连链路连接状态;所述工作异常是指任意一个处理器与对应的处理器逻辑接口的接口链路或者任意一个处理器逻辑接口的内部互连链发生故障或者初始化不成功。
与现有技术相比,本发明的多路服务器动态链路配置装置和方法采用双步配置实现处理器互连链路从直连方式到FPGA验证芯片的动态转化。分别实现多路处理器与FPGA芯片实现的接口逻辑的链路初始化,采用控制逻辑实现FPGA芯片实现的接口逻辑内部互连,使处理期间互连通信仅通过FPGA芯片实现的测试链路。保证了多路服务器系统中处理器间的互连链路时刻存在,同时实现了处理器间物理链路的动态可用性转化,大大减少了验证平台硬件设计的复杂度,完成了基于FPGA芯片的处理器间物理链路的透明传输。并保证了FPGA芯片实现了互连接口协议逻辑以及系统关键芯片组逻辑验证平台的完备性。
附图说明
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