[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种用于改进薄膜均匀性和台阶覆盖率的金属钨薄膜制造方法以及由此制造的钨薄膜。

背景技术

在半导体制造中，金属钨(W)通常用于形成接触以及通孔填充。W薄膜的形成方法一般是化学气相沉积(CVD)。CVD法制备W薄膜的工序一般包括：预热，在工艺温度下加热晶片(通常为Si晶片)的顶面以及背面，提高分子运动以促进薄膜形成和沉积；浸透(soak)，向反应室内通入硅烷(SiH₄)，当SiH₄气体分子到达晶片表面时，SiH₄分子解体并且形成Si的单原子层，该单原子层Si可以保护其下方的粘合层免受WF₆的侵蚀；成核，通入WF₆，在原子层Si上通过CVD生长薄层的W，作为后续W薄膜的生长点，该成核薄膜的均匀性和沉积速率取决于晶片是否在预热阶段受到足够的热量以及在浸透阶段是否接受足够的硅烷而形成了良好的单原子层Si，该成核步骤对于后续W薄膜的均匀性与薄膜特性至关重要；填充，通入H₂还原WF₆，反应的速度要高于硅烷反应的速度，实际的沉积取决于工艺温度和气流流量。在上述CVD法制备W薄膜工艺中，成核步骤是关键，作为成核层的薄W层的连续性、台阶覆盖率以及形态直接影响了后续本体W薄膜的沉积，因此决定了整体W薄膜的缝隙填充能力、电阻率以及应力。

具体地，以在源漏接触孔中沉积金属W用作源漏接触为例，在Ti/TiN的阻挡层/粘附层上通过CVD法制备W成核层，该成核W层通常不会延伸超过65nm并且在接触孔上部存在悬挂突出部分，这种较差的台阶覆盖率影响了源漏接触W的缝隙填充能力，并且需要较厚的成核层来保护薄弱的阻挡层的角部区域从而进一步影响了后续W薄膜的均匀性。因此，现有的W薄膜形成方法中，CVD法制备W成核层的工艺存在上述这些问题，严重影响了器件的可靠性。

发明内容

由上所述，本发明的目的在于克服上述技术困难，改进W薄膜的台阶覆盖率。

为此，本发明提供了一种W金属层淀积制造方法，包括：预热晶片；采用ALD工艺，在晶片上沉积W成核层；采用CVD工艺，在W成核层上沉积W金属层。

其中，预热晶片之后、沉积W成核层之前进一步包括：采用CVD工艺，在晶片上沉积单原子硅层。

其中，ALD工艺温度为250～350℃。

其中，ALD工艺沉积速率为/周期～/周期。

其中，W成核层厚度为

其中，ALD工艺的前驱物为B₂H₆与WF₆。

本发明还提供了一种半导体器件，包括下层器件结构、下层器件结构之上的层间介质层、层间介质层中与下层器件结构接触的阻挡层/粘附层、阻挡层/粘附层上的W金属层，其特征在于：阻挡层/粘附层与W金属层之间还包括W成核层。

其中，W成核层厚度为

其中，阻挡层/粘附层包括Ti、Ta、TiN、TaN及其组合。

依照本发明的半导体器件及其制造方法，利用ALD工艺沉积薄W层用作成核层，替代了现有的CVD法制备成核层，提高了整体W薄膜的均匀性、台阶覆盖率，进而提高了器件的可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1为根据本发明的W薄膜淀积制造方法的流程图；

图2为根据本发明的W薄膜淀积制造方法中ALD工艺成核的示意图；

图3为现有技术中CVD法制备W成核层后CVD沉积W层厚度的等高线示意图；

图4为根据本发明的ALD法制备W成核层后CVD沉积W层厚度的等高线示意图；以及

图5为根据本发明方法制备的半导体器件的剖视图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了提高了整体W薄膜的均匀性、台阶覆盖率的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

参照图1，为根据本发明的W薄膜制造方法的流程图，提供了一种半导体器件制造方法，包括：