[发明专利]一种高性能静态随机存储器内部最优分级的方法及其架构

说明书

技术领域

本发明涉及静态随机存储器领域，尤其是一种高性能静态随机存储器内部最优分级的方法及其架构。

背景技术

静态随机存储器SRAM(Static Random Access Memory)是易失性存储器，它以双稳态电路作为存储单元，无需刷新电路即能保存其内部存储的数据，而且工作速度较快，因此它是计算机系统中直接与CPU交换数据的器件。不管是大型机中的缓存Cache，还是片上系统SOC中的寄存器，SRAM都是用于与CPU直接交换数据的必不可少的部件。

SRAM主要由译码器、阵列的读写、时序控制，灵敏放大器等模块组成。由于面积效率的限制，译码器和阵列读写的延迟很难控制在200ps以内，为了达到4GHz以上工作频率，传统结构受到限制。为了解决SRAM高频时的性能瓶颈问题，诸多技术见诸于文献报道。这其中具有代表性的SRAM架构方案有J. Pille等人在2008年的论文《Implementation of the Cell Broadband Engineer in 65 nm SOI Technology Featuring Dual Power Supply SRAM Arrays Supporting 6 GHz at 1.3 V》中提出的内部分级结构，此方式Pipeline结构非常适合集成于Cache，吞吐量也增加了几乎2倍。但是读数据存在一个周期延迟，而且此分割方式直接从WLL分开，不是最优的，而且第一个周期存在较大的浪费。

J. Gab Joong 和L. Moon Key 在论文《Design of a scalable pipelined RAM system》中首先发表的Pipeline结构，应用于Packet switching（分组开关），将大尺寸的SRAM分块，从而可以分别对小块进行读写数据，最终提高了单个SRAM快的速度，提高吞吐量。但如不连续的进行读数据，则需要等多个时钟周期才能读出正确数据，不适合Cache应用。 大部分Intel处理器中的Cache采用多周期读写，从而提高了时钟速度，但是实际吞吐量没有提高。这是因为多个周期读、写相当于时钟分频后控制SRAM，对于SRAM吞吐量没有改变。

发明内容

本发明的首要目的在于提供一种能够有效降低延迟、提高工作频率，从而实现SRAM性能最优化的高性能静态随机存储器内部最优分级的方法，该方法包括：在全局字线GWLL和局部字线Local WLL之间插入触发器，将存储阵列的每一行分成存储单元Bitcell数目相等的N个存储模块。

本发明的另一目的在于提供一种高性能静态随机存储器内部最优分级的架构，包括用于接收二进制SRAM地址数据的输入锁存模块，其输出端依次通过两级译码器、字线驱动模、字线译码器与存储阵列相连，存储阵列的每一行由N个所含存储单元Bitcell数目相等的存储模块组成，存储阵列内设触发器，存储阵列依次通过列选择器、灵敏放大器与输出驱动模块相连。

由上述技术方案可知，本发明通过位线Bitline放电延迟合理选择N的数目，可以实现第一级和第二级的总延迟近似相等，从而实现性能最优。假设字线分级后每行的存储模块个数为N，一行存储单元Bitcell总个数为T，若T=128，字线分组数N大于1，根据延迟分析模型可以得出分级数目越多，全局字线GWLL上延迟变化很小，而局部字线Local WLL的延迟会大大降低。采用内部字线分级架构，相比于传统的架构，对于触发器的驱动能力要求大大降低，同样可以有效降低延迟。

附图说明

图1为本发明的内部最优分级结构框图；

图2为图1中存储阵列的结构示意图；

图3为采用本发明随分级数目N增加，全局字线GWLL与局部字线Local WLL延迟的变化示意图。

具体实施方式