[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体制作，尤其涉及一种半导体装置及其制造方法，以避免其内元件间的短路情形。

背景技术

随着特征尺寸的缩减及芯片上的装置密度(device density)的增加，用于金属氧化物半导体装置(MOS devices)的可靠接触结构的制作便越困难。

举例来说，随着金属氧化物半导体装置密度的增加，接触结构的深宽比(即深度与宽度的比例)亦随而增加。介于相邻金属氧化物半导体装置的间距(pitch)亦随着缩减以增加装置密度，进而使得于形成接触结构时所露出的金属氧化物半导体装置的间隔物可能于形成接触结构时被部分移除，因而会露出导电栅。

然而，随着金属氧化物半导体装置的特征尺寸的降低，上述的导电栅露出情形为不期望的，于接触结构形成后便可能于导电栅与接触结构间产生短路现象，进而影响了金属氧化物半导体装置的可靠度。

发明内容

有鉴于此，为了克服现有技术的缺陷，本发明提供了一种半导体装置及其制造方法，以解决上述习知问题。

依据一实施例，本发明提供了一种半导体装置，包括：

一半导体基板；一栅极，形成于该半导体基板的一部分上，包括依序堆叠于该半导体基板部分上的一介电层与一导电层；一间隔物，顺性地覆盖该栅极的表面并接触该半导体基板的一部分，包括一氮化硅层以及多个氧化硅层；以及一对源极/漏极区，分别形成于该栅极的对称侧的该半导体基板的一部分内。

依据另一实施例，本发明提供了一种半导体装置的制造方法，包括：

提供一半导体基板；形成一介电层于该半导体基板上；形成一导电层于该半导体基板上，覆盖该介电层的一部分；形成一对轻度掺杂区于该导电层的对称侧的该半导体基板内；形成一间隔物层，顺应地覆盖该导电层与该介电层上；分别形成一保护层于覆盖该导电层的对称侧的一侧壁的该间隔物层的一部分上；施行一蚀刻程序，去除该半导体基板上未被该保护层所覆盖的该间隔物层，形成覆盖该导电层顶面以及部分侧壁的一图案化的间隔物层以及位于该导电层的底部边角的多个开口，所述多个开口分别露出该导电层的该底部边角的一部分；去除该保护层以及未被该导电层所覆盖的该介电层部分；形成一氧化物层于该导电层的底部边角的所述多个开口内，该氧化物层接触该间隔物层与该半导体基板；以及形成一对重度掺杂区于该间隔物层的对称侧的该半导体基板与该轻度掺杂区的一部分内。

本发明可避免元件间的短路情形。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下：

附图说明

图1-图8为一系列剖面示意图，显示了依据本发明的一实施例的一种半导体装置的制造方法；以及

图9为一剖面示意图，显示了依据本发明的另一实施例的一种半导体装置。

其中，附图标记说明如下：

100~半导体基板；

102、102a~介电层；

104~导电层；

104a~第一导电层；

104b~第二导电层；

106~离子布值程序；

108~轻度掺杂区；

110、110a~间隔物层；

112、112a~保护层；

114~蚀刻程序；

116~蚀刻程序；

118~蚀刻程序；

120~热氧化程序；

122、122a~氧化物层；

124~蚀刻程序；

126~离子布值程序；

128~重度掺杂区；

130~导电接触物；

O、P~凹口；

T1、T2~金属氧化物半导体电晶体。

具体实施方式

图1-图8显示了依据本发明的一实施例的一种半导体装置的制造方法，以避免元件间的短路情形。

请参照图1，首先提供一半导体基板100，例如为一P型硅基板，于半导体基板100上则形成有一介电层102以及一导电层104。