[发明专利]用于捷变信号控制的数字数据延迟方法

权利要求书

1.一种用于捷变信号控制的数字数据延迟方法，其特征在于，所述数字数据延迟方法，其包括以下步骤：

S1、根据数据延迟时间以及参考时钟计算得出FPGA芯片内部的移位寄存器存储深度；根据数据延迟时间精度以及参考时钟计算所需移相时钟个数；

S2、利用移位寄存器以及时钟实现第一数据延迟；

S3、利用FPGA芯片内部的锁相环产生相位不同的时钟；

S4、根据当前延迟数据位所需延迟时间选择时钟；

S5、利用选择的时钟实现第二数据延迟；

S6、最终实现第一数据和第二数据之和的延迟。

2.根据权利要求1所述的用于捷变信号控制的数字数据延迟方法，其特征在于，所述移位寄存器为N位移位寄存器，移位寄存器存储深度为N。

3.根据权利要求2所述的用于捷变信号控制的数字数据延迟方法，其特征在于，所述往移位寄存器中存储一个数据，直到存储完N个数据后，第N+1个时钟到来的时候存储第N+1个数据，同时第一个存储的数据输出，第N+2个时钟到来存储第N+2个数据，同时第二个存储的数据输出，依此类推。