[发明专利]一种BCH并行编码电路

说明书

技术领域

本发明设计BCH编码技术领域，具体地讲，涉及一种BCH并行编码电路。

背景技术

 嵌入式产品的数据存储和管理是嵌入式产品开发中一项必不可少的研究课题。随着Flash Memory存储器速度快、容量大、成本低的特点被越来越多的企业所认可，Flash Memory被广泛的用作各种嵌入式产品的存储器件。并且针对不同的产品应用，Flash Memory作为当前嵌入式系统的主流存储设备，以各种各样不同的形式被广泛应用于人们的生活当中。但是Flash Memory的快速发展，也使数据存储安全成为当前各种嵌入式产品发展的瓶颈。由于Flash Memory制造工艺与芯片集成度的提高，日常生活中使用的Flash Memory的存储阵列有可能出现数据错误，如数据在写入和读出的过程中可能会由于信号干扰发生错误；又如有些数据位可能会因为没有达到阈值电压而产生错误。因此，需要对Flash Memory中的数据使用ECC校验的方法确保其内部数据区的数据安全性。

在Flash的差错类型测试中显示错误是以位的形式分散在整个数据块中的，所以具有可控、随机错误纠错能力的BCH码适于Flash Memory的纠错。由于当前Flash Memory制造工艺以及芯片集成度的提高，比特错误率也在不断增大。在研究Flash Memory错误率的过程中可以发现，随着内部数据区比特错误率的不断提高，页错误率(Page Error Ratio , PER)也在不断提高，为满足数据区的安全需求，必须提高ECC校验模块的纠错能力。

BCH串行编码电路每次只能处理一个比特位的数据，面对大规模数据的处理能力非常低，所以无法满足Flash Memory传输效率的要求。针对以上缺点，设计一种BCH并行编码电路可以一次处理多比特位的数据，使其满足Flash Memory传输效率的要求。

发明内容

 本发明要解决的技术问题是提供一种BCH并行编码电路，对闪存中可能出现随机错误的问题提出了行之有效的解决方案。

本发明采用如下技术方案实现发明目的：

一种BCH并行编码电路，其特征在于，包括：

8位信息输入端m_i，0<=i<8;

一组校验码寄存器b_j，1=<j<=t，t为校验码寄存器的个数； 

一组异或电路组S1_j，1=<j<=t，t为校验码寄存器的个数，所述每组异或电路组S1_j都包括8个异或电路；

所述8位信息输入端m_i分别都连接到异或电路组S1_j；

所述校验码寄存器b_j按照每8个一组的顺序分为t组B_j,1=<j<=t，所述每组校验码寄存器组B_j对应连接到所述异或电路组S1_j，所述异或电路组S1_j的输出端对应分别连接到选择组器G_j,1=<j<=t，所述选择器组G_j的输出端对应连接到异或电路组二S2_j,1=<j<=t，所述每组校验码寄存器组B_j的上一组校验码寄存器组B_j－1的最后一个校验码寄存器也对应连接到所述异或电路S2_j，所述异或电路S2_j的输出端对应连接到校验码寄存器组B_j中对应的校验码寄存器上。

作为对本技术方案的进一步限定，所述校验码寄存器组B_j具体为[b₁，b₂，…b₈] 、[b₂，b₃，…b₉] 、…[b_j，b_j+1，…b_j+7]，当j+7>t时，再依次循环选取校验码寄存器b1、b2、b3、…b7，形成一个闭合的循环，直到将所述校验码寄存器b_j分为t组。